JPH0443671A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 3
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 230000035515 penetration Effects 0.000 claims abstract description 3
- 239000000853 adhesive Substances 0.000 abstract description 6
- 230000001070 adhesive effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、簡単にチップとリードフレーム間をマウント
することができ、チップ上で作れなかった電気的な機能
をチップ完成後から追加して作り上げる半導体装置およ
びその製造方法に関する。[Detailed Description of the Invention] Industrial Application Field The present invention is a semiconductor that can be easily mounted between a chip and a lead frame, and that can be created by adding electrical functions that cannot be created on the chip after the chip is completed. The present invention relates to a device and its manufacturing method.
従来の技術
従来、半導体装置のリードフレームとチップ間の配線は
、ワイヤボンディング方式、フィルムキャリア方式、マ
イクロバンプボンディング方式の各方法で、これらは大
型の機械を使用していた。BACKGROUND OF THE INVENTION Conventionally, wire bonding, film carrier, and microbump bonding methods have been used for wiring between lead frames and chips of semiconductor devices, and these methods have used large machines.
従来、七ノリシックのチップは、インダクタンスの強い
回路は作ることができなかった。Conventionally, it was not possible to create circuits with strong inductance using Nanalithic chips.
発明が解決（７ようとする課題 上記従来の技術では、次のような課題かあった。The invention solves the problem (7) The above conventional technology has the following problems.
（１） チップとリードフレーム間の配線に時間がか
かる。(1) Wiring between the chip and lead frame takes time.
（２） チップとリードフレーム間の配線後、接続不
良等の品質的な問題が発生したりした。(2) After wiring between the chip and the lead frame, quality problems such as poor connections occurred.
（３） チップ」二にて電極の位置が外側でないと、
配線ができなかった。(3) If the electrode position is not on the outside of the chip,
I couldn't do the wiring.
（４） 完成したチップの回路訂正の追加かできなか
った。(4) It was only possible to add circuit corrections to the completed chip.
（５） モノリシックのチップでは、インダクタンス
の強い回路は作ることができなかった。(5) It was not possible to create circuits with strong inductance using monolithic chips.
（６） チップとリードフレーム間の配線中にチップ
上にクラック等が発生した。(6) Cracks occurred on the chip during wiring between the chip and the lead frame.
本発明は上記課題を解決するもので、チップ上で作れな
かった機能を追加した安価で品質の安定した半導体装置
およびその製造方法を提供することを目的としている。The present invention has been made to solve the above-mentioned problems, and aims to provide a semiconductor device that is inexpensive and has stable quality, which has added functions that could not be made on a chip, and a method for manufacturing the same.
課題を解決するための手段
本発明は上記目的を達成するために、チ、、プとリード
フレーム間に、回路構成した導体部１機能素子、外部電
極、内部電極等で構成されたジヨイントチップを設けた
構成よりなる。Means for Solving the Problems In order to achieve the above object, the present invention provides a joint chip consisting of a conductor part 1 having a circuit structure, a functional element, an external electrode, an internal electrode, etc. between a chip and a lead frame. It consists of a configuration with a
作用
本発明は上記］７た構成により、各種機能を備えたジヨ
イントチップで結線するので、製造時間が短縮され、チ
ップにない機能が付加される。Effects The present invention has the configuration described in [7] above and connects wires using a joint chip that has various functions, so manufacturing time is shortened and functions that are not available in chips are added.
実施例
以下、本発明の一実施例について、第１図〜第７図を参
照しながら説明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to FIGS. 1 to 7.
第１−図（ａｔ、 （ｂｌは半導体装置の断面図および
斜視図を示す。図において、１はアンダーカバーで、中
央部に設けたチップ固定孔２に少量の接着剤３を入れて
、その上にチップ４をのせる。つぎにリードフレーム固
定部５にリードフレーム６をのせ、サイドカバー７では
さみ込む。さらにジヨイントチップ８をチップ４の表面
上に挿入し、ア。Figure 1 (at, (bl) shows a cross-sectional view and a perspective view of the semiconductor device. In the figure, 1 is an undercover, and a small amount of adhesive 3 is put into the chip fixing hole 2 provided in the center. Place the chip 4 on top. Next, place the lead frame 6 on the lead frame fixing part 5, and sandwich it between the side covers 7. Furthermore, insert the joint chip 8 onto the surface of the chip 4, and a.
バーカバー９の突起爪１０をサイドカバー７に設けた接
着剤］−１を少量入れた保持孔１２に挿入した構成であ
る。The protruding claw 10 of the bar cover 9 is inserted into a holding hole 12 provided on the side cover 7 into which a small amount of adhesive]-1 is inserted.
第２図ｆａｔ、 ｆｂｌは第１図のアンダーカバー１の
断面図および斜視図、第３図は同しくリードフレム６の
１−面図で、１３はアウターリード、１４はインナーリ
ードである。2, fat and fbl are a cross-sectional view and a perspective view of the undercover 1 shown in FIG. 1, and FIG. 3 is a side view of the lead frame 6, where 13 is an outer lead and 14 is an inner lead.
第４図ｔａｇ、 ｆｂｌ、 （Ｃ）は同しくサイドカバ
ー７の斜視図と断面図と下から見た斜視図、１５は貫通
部である。FIG. 4 tag, fbl, (C) is a perspective view, a sectional view, and a perspective view seen from below of the side cover 7, and 15 is a through portion.
第５図１３１． ＋ｂｌ、 Ｉｃ）は同しくジヨイント
チップ８の断面図、底面図および側面図で、１６は外部
電極、１７は導体部、１８は内部電極、１９は内部コア
部である。Figure 5 131. +bl, Ic) are a cross-sectional view, a bottom view, and a side view of the joint chip 8, in which 16 is an external electrode, 17 is a conductor part, 18 is an internal electrode, and 19 is an internal core part.
第６図（ａｔ 、 （ｂｌは第５図のジヨイントチップ
８にコイル２０を加えた場合の断面図および平面図で、
コイル２０を利用したインダクタンスの強い回路を構成
する時に用いる。ここで２１ははんだ、２２はコア部、
２３はカバーである。そのｆ也は第５図と同様である。FIG. 6 (at, (bl) is a cross-sectional view and a plan view when the coil 20 is added to the joint tip 8 in FIG. 5,
It is used when constructing a circuit with strong inductance using the coil 20. Here, 21 is solder, 22 is a core part,
23 is a cover. Its f also is the same as in FIG.
第７図ｆａ） 、 ｉｂ） 、 （ｃｌは同しくアッパ
ーカバー９の斜視図と断面図と下面斜視図で、２４は突
起台である。まｊニアツバ−カバー９．サイドカバー７
アンダーカバー１の（イ質１ｉ、その半導体装置に適応
した尤ｊ件に合せて作り出す。ジョイ／］・チップ８は
絶縁物と回路構成した導体部１７を絹み召せたちのであ
る。Fig. 7fa), ib), (cl is a perspective view, a sectional view, and a bottom perspective view of the upper cover 9, and 24 is a protrusion base.
The chip 8 of the undercover 1 has a conductor part 17 made of an insulating material and a circuit.
以下に゛Ｖ導体装置の製造方法を一丁打順に説明する。The method for manufacturing the V-conductor device will be explained step by step below.
まずアンダーカバー１のチップ固定（１，２の中に、接
着剤３を少々月入４る。同様にサイドカバー７の保持孔
１２の中にも接着剤ｌ］を封入する。つぎにチップ４が
アンダーカバー１のチップ固定孔２の中に挿入され、そ
の上からリードフレーム６をのせ、その上からサイドカ
バー７をのせることにより、リードフレーム６が固定さ
れる。その状態からジヨイントチップ８をサイドカバー
７の貫通部］５を通ってチップ４とリードフレーム６に
マウントされる。さらにその上からアッパーカバー９を
組み合せて密着させ熱処理を行うことによりリードフレ
ーム６とチップ４かより強くマウントされる。First, fix the chip on the under cover 1 (pour a little adhesive 3 into holes 1 and 2. Similarly, fill the holding hole 12 of the side cover 7 with adhesive 1). Next, fix the chip 4. is inserted into the chip fixing hole 2 of the undercover 1, and the lead frame 6 is placed on top of it, and the side cover 7 is placed on top of it, so that the lead frame 6 is fixed.From this state, the joint chip is fixed. 8 is mounted on the chip 4 and the lead frame 6 through the penetration part of the side cover 7 ] 5.Furthermore, the upper cover 9 is assembled from above, and the upper cover 9 is brought into close contact with the chip 4, and heat treatment is performed to make the lead frame 6 and the chip 4 stronger. mounted.
なお、本実施例におけるジヨイントチップ８は、第５図
のように回路構成した導体部１７．各電極１６．１８を
有するもの、または第６図のようにコイル２０を有する
ものについて述へたか、この他抵抗、コンデンサ、ダイ
オード、トランジスタ等を含めることができる。Note that the joint chip 8 in this embodiment has a conductor portion 17. which has a circuit configuration as shown in FIG. In addition to those described with electrodes 16, 18, or with a coil 20 as shown in FIG. 6, other resistors, capacitors, diodes, transistors, etc. can also be included.
発明の効果
以上の実施例から明らかなように本発明によれば、チッ
プとリードフレーム間に、回路構成した導体部、各種機
能素子、ｌＡ部電極、内部電極等で構成されたジヨイン
トチップを設けて結線しているので、つぎのような特徴
を有する半導体装置を提供できる。Effects of the Invention As is clear from the above embodiments, according to the present invention, a joint chip consisting of a conductor part with a circuit, various functional elements, an IA part electrode, an internal electrode, etc. is provided between the chip and a lead frame. Since the wires are provided and connected, it is possible to provide a semiconductor device having the following characteristics.
（１）大型の機械を必要としないでチップ完成後、封止
まで簡単に短時間で半導体装置が作れる。(1) Semiconductor devices can be easily manufactured in a short time by sealing the chip after it is completed without requiring large machinery.
（２） 半導体装置が多ビン化した場合、リードフレ
ームとジヨイントチップを改造することにより、多ビン
の半導体装置の製造時間の短縮化および品質の安定化を
はかれる。(2) When a semiconductor device has a large number of bins, by modifying the lead frame and joint chip, it is possible to shorten the manufacturing time and stabilize the quality of the multi-bin semiconductor device.
（３） チップ上でのミス回路が生じた場合、ジヨイ
ントチップに手を加えることにより、回路修正が可能と
なるので、解析時間の短縮化、機能羅認が容易である。(3) If a circuit error occurs on the chip, the circuit can be corrected by modifying the joint chip, which reduces analysis time and facilitates functional recognition.
（４） ジヨイントチップを改造することにより、チ
ップ上では実現しにくい三層、四層等の多層配線ができ
る。(4) By modifying the joint chip, multilayer wiring such as three or four layers, which is difficult to realize on a chip, can be achieved.
（５） ジヨイントチップを改造することによりイン
ダクタンスの大きい回路や遅延時間の大きい回路等が作
り出せる。(5) By modifying the joint chip, circuits with large inductance and large delay time can be created.
（６） 消費電力が大きく、発熱が大きい回路の場合
は、アッパーカバー、プイドカバー アンダーカバーの
材質を変えるこきにより対応が可能になる。(6) In the case of a circuit that consumes a lot of power and generates a lot of heat, it is possible to deal with the problem by changing the materials of the upper cover, cover, and under cover.
第１図（ａｌ 、 （１）ｌは本発明の一実施例の半導
体装置の断面図および斜視図、第２図ｉａ１． ｆｂｌ
は第１図のアンダーカバーの断面図および斜視図、第３
図は第１図のり−１・゛フ１／−ムの上面図、第４図（
２１）（ｂｌ 、 ｆｃｌは第１図のサイト゛カバー７
の−Ｌ方から見た斜視図、断面図および下方から見た斜
視図、第５図１１） 、 ｆｊ）） 、 ｉｃｌは第１
図のジヨイントチップの断面図、底面図および側面図、
第６図ｉａ１． ｔｂｌは第５図のジョイ／トチノブに
コイルを加えた場合の断面図もよびマ１′面図、第７図
＋ａｌ 、 ｆｂｌ 、 ｆｃｌ １．を第１図のアッ
パーカバーの上方から見た斜視図１断面図および下方か
ら見た斜視図である。
４・・ ・チップ、６・・・ リードフレーム、８ジヨ
イントチノフ。
第１図
４ チップ
＼ ＼
ノ
第２［式
代理人の氏名 弁理Ｌ 粟野重孝 はが１名第５図
／
第６図
＼
＼
＼
２ｏ ２７ ２３
１ 、／ ／
／Figure 1 (al, (1)l is a sectional view and perspective view of a semiconductor device according to an embodiment of the present invention, Figure 2 ia1.fbl
are a sectional view and a perspective view of the undercover in Figure 1,
The figures are a top view of the frame 1/frame in Figure 1, and a top view of the frame in Figure 4 (
21) (bl and fcl are the site cover 7 in Figure 1.
A perspective view, a cross-sectional view, and a perspective view seen from below, as seen from the −L side of FIG.
Cross-sectional view, bottom view and side view of the joint tip in the figure,
Figure 6 ia1. tbl is a sectional view when a coil is added to the joy/tochinobu in Figure 5, and a 1' view, Figure 7 + al, fbl, fcl 1. FIG. 2 is a perspective view of the upper cover of FIG. 1, viewed from above; FIG. 1 is a sectional view; and FIG. 4... Chip, 6... Lead frame, 8 joint Tochinov. Figure 1 4 Chip ＼ ＼ No. 2 [Name of attorney L Shigetaka Awano 1 person Figure 5 / Figure 6 ＼ ＼ ＼ 2o 27 23 1 , / / /
Claims (4)
部、機能素子、外部電極、内部電極等で構成されたジョ
イントチップを設けて結線した半導体装置。(1) A semiconductor device in which a joint chip is provided between the chip and a lead frame, and is connected to the chip, which is composed of a conductor portion with a circuit configuration, a functional element, external electrodes, internal electrodes, etc.
ップ固定孔に挿入固定されたチップと、そのチップに位
置合せして前記アンダーカバー上に設置されたリードフ
レームと、そのリードフレームをはさみ込んで固定され
たサイドカバーと、そのサイドカバーの貫通部を通して
前記チップと前記リードフレームにマウントされたジョ
イントチップと、そのジョイントチップ上に密着固定さ
れたアッパーカバーとを有する半導体装置。(2) An undercover provided with a chip fixing hole, a chip inserted and fixed in the chip fixing hole, a lead frame installed on the undercover in alignment with the chip, and the lead frame sandwiched together. A semiconductor device comprising: a side cover fixed to the side cover; a joint chip mounted to the chip and the lead frame through a penetration part of the side cover; and an upper cover tightly fixed onto the joint chip.
、ダイオード、トランジスタのうち少なくとも１つのも
のを内部に組み込んだジョイントチップである請求項（
１）または（２）記載の半導体装置。(3) The joint chip is a joint chip that incorporates at least one of a resistor, a coil, a capacitor, a diode, and a transistor.
The semiconductor device according to 1) or (2).
固定する工程と、前記アンダーカバーの上にリードフレ
ームをのせてサイドカバーにて固定する工程と、そのサ
イドカバーの貫通部を通して前記チップと前記リードフ
レームにジョイントチップをマウントする工程と、その
ジョイントチップの上にアッパーカバーをのせ密着させ
て熱処理を行う工程とを有する半導体装置の製造方法。(4) A step of inserting and fixing the chip into the chip fixing hole of the undercover, a step of placing a lead frame on the undercover and fixing it with a side cover, and passing the chip and the A method for manufacturing a semiconductor device comprising the steps of mounting a joint chip on a lead frame, placing an upper cover on top of the joint chip and subjecting it to heat treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205590A JPH0443671A (en) | 1990-06-11 | 1990-06-11 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205590A JPH0443671A (en) | 1990-06-11 | 1990-06-11 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443671A true JPH0443671A (en) | 1992-02-13 |
Family
ID=15532063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15205590A Pending JPH0443671A (en) | 1990-06-11 | 1990-06-11 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443671A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646443A (en) * | 1993-10-15 | 1997-07-08 | Nec Corporation | Semiconductor package |
| US5889323A (en) * | 1996-08-19 | 1999-03-30 | Nec Corporation | Semiconductor package and method of manufacturing the same |
-
1990
- 1990-06-11 JP JP15205590A patent/JPH0443671A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646443A (en) * | 1993-10-15 | 1997-07-08 | Nec Corporation | Semiconductor package |
| US5789812A (en) * | 1993-10-15 | 1998-08-04 | Nec Corporation | Semiconductor package |
| US5889323A (en) * | 1996-08-19 | 1999-03-30 | Nec Corporation | Semiconductor package and method of manufacturing the same |
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