JPH0441626Y2 - - Google Patents
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- JPH0441626Y2 JPH0441626Y2 JP18564586U JP18564586U JPH0441626Y2 JP H0441626 Y2 JPH0441626 Y2 JP H0441626Y2 JP 18564586 U JP18564586 U JP 18564586U JP 18564586 U JP18564586 U JP 18564586U JP H0441626 Y2 JPH0441626 Y2 JP H0441626Y2
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- power supply
- output level
- logic circuit
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- 238000010586 diagram Methods 0.000 description 3
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- Manipulation Of Pulses (AREA)
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Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、エミユレータの出力部分であるＩ／
Ｏバツフアの出力レベルを制限するために用いら
れる適応形レベルリミツタに関する。[Detailed description of the invention] [Technical field of the invention] The invention is based on the I/O output part of the emulator.
The present invention relates to an adaptive level limiter used to limit the output level of an O buffer.
CMOSマイクロプロセツサは＋3V〜7Vの電源
電圧で動作し、これをエミユレートするエミユレ
ータ／デバツガは、この電源電圧に対応する出力
を出さないと、対象とするターゲツトシステムを
破壊したり、ターゲツトシステムが誤動作したり
する。これは、CMOSマイクロプロセツサの周
辺がCMOS素子で構成される事が多く、それら
CMOS素子は、その素子が使用している電源電
圧以上の電圧の入力を加えると、ラツチアツプ等
により破壊されることがあることに帰因してい
る。これを避けるため、今までのエミユレータで
は、エミユレータ側の電源電圧（通常5V）のみ
での動作を保証し、それ以下のユーザ電源電圧
（ターゲツトシステムに用いれる電源電圧）では
ターゲツトシステムを動作させない様に注意を促
がしていた。が、これでは5Vより低いユーザ電
源電圧で動作するといつたCMOSの特徴である
バツテリ動作時に於けるエミユレートが不可能と
なる。この問題を解決するために、第２図に示す
ような、ユーザ電源電圧の変化に追従する出力回
路が考えられる。同図においては、オペアンプ２
０１とトランジスタ２０２によつて、トランジス
タ２０２のエミツタ電圧は、オペアンプ２０１の
正相入力であるユーザ電源電圧に等しくなる。こ
のエミツタ電圧とクランプ用ダイオード２０４に
よつて、Ｉ／Ｏバツフア２０３の出力V0のハイ
レベル電圧を制限しているが、ダイオード２０４
のドロツプ電圧によりV0のハイレベル電圧は、
ユーザ電源電圧よりダイオード２０４のドロツプ
電圧分だけ高くなつてしまう。
CMOS microprocessors operate with a power supply voltage of +3V to 7V, and if the emulator/debugger that emulates this does not output an output corresponding to this power supply voltage, it may destroy the target system or cause the target system to malfunction. I do things. This is because the periphery of a CMOS microprocessor is often composed of CMOS elements.
This is due to the fact that CMOS devices may be destroyed by latch-up or the like if a voltage higher than the power supply voltage used by the device is applied. To avoid this, conventional emulators guarantee operation only with the power supply voltage on the emulator side (usually 5V), and prevent the target system from operating with a lower user power supply voltage (the power supply voltage used for the target system). was urging caution. However, this makes it impossible to emulate battery operation, which is a characteristic of CMOS, which operates with a user power supply voltage lower than 5V. To solve this problem, an output circuit that follows changes in the user power supply voltage as shown in FIG. 2 can be considered. In the same figure, operational amplifier 2
01 and transistor 202, the emitter voltage of transistor 202 becomes equal to the user power supply voltage, which is the positive phase input of operational amplifier 201. This emitter voltage and the clamping diode 204 limit the high level voltage of the output V 0 of the I/O buffer 203.
Due to the drop voltage of V 0 , the high level voltage of
The voltage becomes higher than the user power supply voltage by the drop voltage of the diode 204.
本考案は、出力信号となるＩ／Ｏバツフアの出
力のハイレベルをユーザ電源電圧に等しく、か
つ、追従するようにし、この出力レベルによつ
て、CMOSマイクロプロセツサの周辺に用いら
れているCMOS素子等が、破壊されるのを防ぐ
ことを目的とする。
The present invention makes the high level of the output of the I/O buffer, which is the output signal, equal to and follows the user power supply voltage, and by this output level, the CMOS The purpose is to prevent elements etc. from being destroyed.
本考案の一実施例によれば、被レベル制限の対
象となる出力回路（Ｉ／Ｏバツフア及びその出力
に接続されているプルアツプ用抵抗、あるいは、
クランプ用ダイオード等から構成されている。）
と等価な出力部を有する付加回路（ダミー回路）
を設け、この付加回路内のＩ／Ｏバツフアの出力
のハイレベルが、ユーザ電源電圧と等しくなるよ
うに、この付加回路に接続されている定電圧回路
の出力をオペアンプを用いて制御している。これ
によつて、同じくこの定電圧回路の出力に接続さ
れている出力回路内のＩ／Ｏバツフアの出力のハ
イレベルをユーザ電源電圧に等しく、かつ、追従
するようにしている。
According to an embodiment of the present invention, an output circuit (an I/O buffer and a pull-up resistor connected to its output, or
It consists of clamp diodes, etc. )
Additional circuit (dummy circuit) with an output section equivalent to
The output of the constant voltage circuit connected to this additional circuit is controlled using an operational amplifier so that the high level of the output of the I/O buffer in this additional circuit is equal to the user power supply voltage. . Thereby, the high level of the output of the I/O buffer in the output circuit, which is also connected to the output of this constant voltage circuit, is made equal to and follows the user power supply voltage.
第１図は本考案の一実施例を示す図である。同
図においては、ダイオード１０１，１０２及び
Ｉ／Ｏバツフア１０５からなる出力回路１１０
と、ダイオード１０３，１０４及びＩ／Ｏバツフ
ア１０６及び抵抗１０９からなる付加回路１１１
とは、互いに等価な出力部を有している。
FIG. 1 is a diagram showing an embodiment of the present invention. In the figure, an output circuit 110 consisting of diodes 101, 102 and an I/O buffer 105 is shown.
and an additional circuit 111 consisting of diodes 103 and 104, an I/O buffer 106, and a resistor 109.
and have output parts that are equivalent to each other.
Ｉ／Ｏバツフア１０６の出力は、オペアンプ１
０７の逆相（−）入力へ、ユーザ電源電圧は、正
相（＋）入力に接続され、オペアンプ１０７の出
力はトランジスタ１０８のベースに接続されてい
る。トランジスタ１０８のエミツタは、ダイオー
ド１０３のカソードに接続され、ダイオード１０
３のアノードは、Ｉ／Ｏバツフア１０６の出力に
接続されている。また、抵抗１０９によりＩ／Ｏ
バツフア１０６の出力はハイレベルとなつてい
る。これによつてトランジスタ１０８のエミツタ
電圧は、Ｉ／Ｏバツフア１０６の出力がハイレベ
ルで、かつ、ユーザ電源電圧に等しくなるように
制御され、付加回路１１１と等価な出力部を有す
る出力回路１１０内のＩ／Ｏバツフア１０５の出
力のハイレベル電圧もユーザ電源電圧に等しく、
かつ、追従する。また、ダイオード１０１，１０
２，１０３，１０４は、それぞれ抵抗でも良い。 The output of the I/O buffer 106 is the operational amplifier 1.
The user power supply voltage is connected to the negative phase (-) input of 07, the positive phase (+) input, and the output of operational amplifier 107 is connected to the base of transistor 108. The emitter of the transistor 108 is connected to the cathode of the diode 103, and the emitter of the transistor 108 is connected to the cathode of the diode 103.
The anode of No. 3 is connected to the output of I/O buffer 106. In addition, the I/O
The output of the buffer 106 is at a high level. As a result, the emitter voltage of the transistor 108 is controlled so that the output of the I/O buffer 106 is at a high level and equal to the user power supply voltage. The high level voltage of the output of the I/O buffer 105 is also equal to the user power supply voltage,
And follow. In addition, diodes 101, 10
2, 103, and 104 may each be resistors.
以上説明したように、本考案を用いることによ
り、エミユレータ出力であるＩ／Ｏバツフアの出
力のハイレベルはユーザ電源電圧に等しく、か
つ、追従するので、このハイレベル電圧はユーザ
電源電圧で動作しているターゲツトシステム内の
CMOS素子へ入力しても、これらCMOS素子を
破壊することはなくなる。また、5V以下のユー
ザ電源電圧でも動作するバツテリ動作時に於ける
エミユレートも可能となる。
As explained above, by using the present invention, the high level of the output of the I/O buffer, which is the emulator output, is equal to and follows the user power supply voltage, so this high level voltage can be operated with the user power supply voltage. in the target system
Input to CMOS devices will no longer destroy these CMOS devices. It also becomes possible to emulate during battery operation, which operates with a user power supply voltage of 5V or less.
第１図は、本考案の一実施例の適応形レベルリ
ミツタの構成を示す図、第２図は、従来の適用形
レベルリミツタを示す図である。
１０１，１０３……クランプ用ダイオード、１
０５，１０６……Ｉ／Ｏバツフア、１０７……オ
ペアンプ、１０８……トランジスタ、１１０……
出力回路、１１１……付加回路。
FIG. 1 is a diagram showing the configuration of an adaptive level limiter according to an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional adaptive level limiter. 101, 103...Clamp diode, 1
05, 106... I/O buffer, 107... operational amplifier, 108... transistor, 110...
Output circuit, 111...additional circuit.
Claims (1)
力レベル制限手段を備えた少なくとも１つの駆
動論理回路と、 前記駆動論理回路と等価な回路を有する基準
論理回路と、 被測定装置に印加される電源電圧と前記基準
論理回路の出力とを入力し、出力が前記駆動論
理回路及び基準論理回路の出力レベル制限手段
に接続されて、これら論理回路の出力レベルの
大きさを前記被測定装置に印加される電源電圧
値に制限するべく、該出力レベル制限手段に電
圧を供給する定電圧電源と、 を備えて成り、前記被測定装置を駆動する前
記駆動論理回路の出力レベルの大きさが、前記
被測定装置に印加される電源電圧の大きさに制
限されることを特徴とする適応形レベルリミツ
タ。 (2) 前記各出力レベル制限手段が、それぞれ対応
する論理回路の出力と前記定電圧電源の出力と
の間に接続されたダイオード手段を備えて成る
ことを特徴とする実用新案登録請求の範囲第１
項記載の適応形レベルリミツタ。 (3) 前記各出力レベル制限手段が、それぞれ、対
応する論理回路の出力にその共通接続点が接続
され前記定電圧電源の出力にその一端が接続さ
れた、直列接続の抵抗手段を備えて成ることを
特徴とする実用新案登録請求の範囲第（１）項
記載の適応形レベルリミツタ。[Claims for Utility Model Registration] (1) At least one driving logic circuit having an output level limiting means for limiting the magnitude of the output level, and a reference logic having a circuit equivalent to the driving logic circuit. A power supply voltage applied to the device under test and the output of the reference logic circuit are input, and the output is connected to the output level limiting means of the drive logic circuit and the reference logic circuit, and the output level of these logic circuits is adjusted. a constant voltage power source that supplies voltage to the output level limiting means in order to limit the magnitude of the output level to a power supply voltage value applied to the device under test, and the drive logic for driving the device under test; An adaptive level limiter characterized in that the magnitude of the output level of the circuit is limited by the magnitude of the power supply voltage applied to the device under test. (2) Each of the output level limiting means comprises a diode means connected between the output of the corresponding logic circuit and the output of the constant voltage power supply, Claim No. 1
Adaptive level limiter as described in section. (3) Each of the output level limiting means comprises a series-connected resistor means, the common connection point of which is connected to the output of the corresponding logic circuit, and one end of which is connected to the output of the constant voltage power supply. An adaptive level limiter according to claim (1) of the utility model registration claim.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564586U JPH0441626Y2 (en) | 1986-12-01 | 1986-12-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564586U JPH0441626Y2 (en) | 1986-12-01 | 1986-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390324U JPS6390324U (en) | 1988-06-11 |
| JPH0441626Y2 true JPH0441626Y2 (en) | 1992-09-30 |
Family
ID=31134468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18564586U Expired JPH0441626Y2 (en) | 1986-12-01 | 1986-12-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441626Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5408274B2 (en) * | 2012-02-20 | 2014-02-05 | 富士通セミコンダクター株式会社 | Semiconductor output circuit, external output signal generation method, and semiconductor device |
-
1986
- 1986-12-01 JP JP18564586U patent/JPH0441626Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390324U (en) | 1988-06-11 |
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