JPH0317480Y2 - - Google Patents
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- JPH0317480Y2 JPH0317480Y2 JP1983078869U JP7886983U JPH0317480Y2 JP H0317480 Y2 JPH0317480 Y2 JP H0317480Y2 JP 1983078869 U JP1983078869 U JP 1983078869U JP 7886983 U JP7886983 U JP 7886983U JP H0317480 Y2 JPH0317480 Y2 JP H0317480Y2
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Description
【考案の詳細な説明】
本考案、GTOにそのターンオン、ターンオフ
のためのゲート信号を供給するGTOのゲート回
路に関するものである。[Detailed Description of the Invention] The present invention relates to a gate circuit for a GTO that supplies gate signals for turning on and turning off the GTO.
GTOは、ゲート順電流を流すとターンオンし、
逆電流を流すとターンオフする自己消弧能力を持
つスイツチング素子であり、そのスイツチング特
性はゲート電流と密接な関係がある。ゲート電流
には第1図に示すように初期には大きなピーク値
IGPとなり、その後一定値(最少点弧ゲート電流)
IGTを一定時間保持するオンゲート電流IGと、電流
上昇率の大きなオフゲート電流IGQがあり、大き
な電流とすることによつてターンオン時間、ター
ンオフ時間の短縮を図り、一定時間保持すること
によつて遅れ力率や進み力率の負荷の場合にも安
定に動作するようにしている。なお、ターンオフ
時には、ターンオフ後の再点弧を防止するために
逆バイアス電圧を印加する必要がある。 GTO turns on when gate forward current flows,
It is a switching element with a self-extinguishing ability that turns off when a reverse current is applied, and its switching characteristics are closely related to the gate current. As shown in Figure 1, the gate current initially has a large peak value.
I GP and then a constant value (minimum ignition gate current)
There is an on-gate current I G that holds I GT for a certain period of time, and an off-gate current I GQ that has a large current rise rate. This ensures stable operation even under loads with lagging or leading power factors. Note that during turn-off, it is necessary to apply a reverse bias voltage to prevent re-ignition after turn-off.
上記のようなゲート電流、ゲート電圧を供給す
るゲート回路としては、従来は第2図に示すよう
な回路、つまりオン電源1からスイツチ2などを
介して順電流(オンゲート電流)IGをGTO3に
供給し、オフ電源4からスイツチ5などを介して
逆電流(オフゲート電流)IGQをGTO3に供給す
るような構成としている。前記スイツチ2,5と
しては、通常、トランジスタが使用されている。 Conventionally, the gate circuit that supplies the gate current and gate voltage as described above is a circuit as shown in Figure 2, that is, the forward current (on-gate current) I G is passed from the on-power supply 1 to the GTO 3 via the switch 2, etc. The configuration is such that a reverse current (off-gate current) I GQ is supplied from the off-power supply 4 to the GTO 3 via a switch 5 or the like. As the switches 2 and 5, transistors are usually used.
オンゲート電流IGは、スイツチ(トランジス
タ)5がオフ状態で、スイツチ(トランジスタ)
2がオンしたとき、オン電源1〜トランジスタ2
〜GTO3のゲート〜GTO3のカソード電極〜電
源1の経路で流れる。また、オフゲート電流IGQ
は、トランジスタ2がオフし、トランジスタ5が
オンしたとき、オフ電源4〜GTO3のカソード
電極〜GTO3のゲート電極〜トランジスタ5〜
電源4の経路で流れる。 The on-gate current I G is when the switch (transistor) 5 is in the off state.
When 2 turns on, the on power supply 1 to transistor 2
It flows through the path of ~gate of GTO3~cathode electrode of GTO3~power supply 1. Also, the off-gate current I GQ
When transistor 2 is turned off and transistor 5 is turned on, the off power supply 4 ~ the cathode electrode of GTO 3 ~ the gate electrode of GTO 3 ~ the transistor 5 ~
It flows through the path of power supply 4.
このようにスイツチ(トランジスタ)2,5が
交互にオン,オフすることによりオンゲート電流
IG、オフゲート電流IGQが供給され、GTO3が正
常に動作する。 In this way, by alternately turning on and off switches (transistors) 2 and 5, the on-gate current
I G and off-gate current I GQ are supplied, and GTO3 operates normally.
しかし、第2図に示す回路においては、トラン
ジスタ2がそのキヤリア蓄積効果のために完全に
オフする前にオフ用スイツチとしてのトランジス
タ5がオンすることがある。この場合には、オン
電源1〜トランジスタ2〜トランジスタ5〜オフ
電源4〜オン電源1の経路で短絡電流が流れ、ト
ランジスタ2,5が破壊するおそれがある。 However, in the circuit shown in FIG. 2, transistor 5 as an OFF switch may be turned on before transistor 2 is completely turned off due to its carrier accumulation effect. In this case, a short circuit current flows in the path from the on power supply 1 to the transistor 2 to the transistor 5 to the off power supply 4 to the on power supply 1, and the transistors 2 and 5 may be destroyed.
本考案は上記の点を考慮してなされたもので、
オンゲート電流の供給路に高速リカバリーダイオ
ードを挿設するとともに、その両端間にフオト・
カプラの発光部を接続し、このフオト・カプラの
出力をオフ用スイツチング素子の制御信号として
用いることにより、オン用スイツチング素子のオ
ン状態でのオフ用スイツチング素子のオン動作を
確実に防止できるGTOのゲート回路を提供する
ことを目的とする。 This invention was made taking the above points into consideration.
A high-speed recovery diode is inserted in the on-gate current supply path, and a photodiode is connected between both ends of the diode.
By connecting the light emitting part of the photo coupler and using the output of this photo coupler as a control signal for the off switching element, the GTO can reliably prevent the off switching element from turning on while the on switching element is in the on state. The purpose is to provide gate circuits.
以下、本考案を図示の実施例に基づいて詳細に
説明する。 Hereinafter, the present invention will be explained in detail based on illustrated embodiments.
第3図は本考案の一実施例を示すもので、オン
電源1からトランジスタ2を介してGTO3にオ
ンゲート電流を供給し、オフ電源4からトランジ
スタ5を介してオフゲート電流を供給する基本的
な回路構成は従来(第2図)と同様であるが、本
実施例ではオンゲート電流(順電流)の供給路、
例えばトランジスタ2とGTO3の間に1個以上
の高速リカバリーダイオード6を挿設し(複数の
場合には直列接続として)、このダイオード6の
両端間にフオト・カプラ7の発光部を接続してい
る。フオト・カプラ7の出力側にインバータ(反
転増幅器)8を接続し、その出力端に前記トラン
ジスタ5の制御信号を得ている。 FIG. 3 shows an embodiment of the present invention, in which the basic circuit supplies an on-gate current from an on-power supply 1 to a GTO 3 via a transistor 2, and supplies an off-gate current from an off-power supply 4 via a transistor 5. The configuration is the same as the conventional one (Fig. 2), but in this embodiment, the on-gate current (forward current) supply path,
For example, one or more high-speed recovery diodes 6 are inserted between the transistor 2 and the GTO 3 (if more than one is connected in series), and the light emitting part of the photocoupler 7 is connected between both ends of this diode 6. . An inverter (inverting amplifier) 8 is connected to the output side of the photo coupler 7, and a control signal for the transistor 5 is obtained at its output terminal.
次に、動作について述べる。オン用トランジス
タ2が動作している状態では、ダイオード6に順
方向電圧降下が生じており、この電圧がフオト・
カプラ7に印加され、フオト・カプラ7がオン状
態にある。フオト・カプラの出力はインバータ8
で反転され、制御信号はトランジスタ非駆動レベ
ルとなつており、オフ用トランジスタ5はオフ状
態となつている。 Next, the operation will be described. When the ON transistor 2 is in operation, a forward voltage drop occurs across the diode 6, and this voltage
is applied to coupler 7, and photo coupler 7 is in the on state. The output of the photo coupler is inverter 8
The control signal is at the transistor non-drive level, and the off transistor 5 is in the off state.
この状態で第4図aのようにオン用トランジス
タ2のベース信号S1を消失させると、オンゲート
電流が急減し、トランジスタ2が完全にオフした
時点で第4図bのようにフオト・カプラ7の入力
電圧νが零となり、フオト・カプラ7がオフす
る。この結果、インバータ8の出力がトランジス
タ駆動レベルのものとなり、第4図cのようにト
ランジスタベース信号S2としてトランジスタ5に
加わり、トランジスタ5がオンする。つまりオン
用トランジスタ2のオフ後、tSを経てオフゲート
電流がGTO3に供給され、GTO3がターンオフ
となる。 In this state, when the base signal S1 of the on-gate transistor 2 is eliminated as shown in FIG. 4a, the on-gate current decreases rapidly, and when the transistor 2 is completely turned off, the photocoupler 7 The input voltage ν becomes zero, and the photo coupler 7 is turned off. As a result, the output of the inverter 8 becomes at the transistor driving level, and is applied to the transistor 5 as the transistor base signal S2 as shown in FIG. 4c, so that the transistor 5 is turned on. That is, after the on transistor 2 is turned off, the off-gate current is supplied to the GTO 3 through t S , and the GTO 3 is turned off.
なお、上記実施例ではフオト・カプラ7の出力
側にインバータ8を設けているが、フオト・カプ
ラをバツフアとして用いるときには信号のレベル
(極性)反転のためのインバータは不要となる。 In the above embodiment, an inverter 8 is provided on the output side of the photo coupler 7, but when the photo coupler is used as a buffer, an inverter for inverting the level (polarity) of the signal becomes unnecessary.
以上のように本考案によれば、オンゲート電流
の供給路に高速リカバリーダイオードを挿設し、
その電圧降下分でフオト・カプラを駆動してオフ
用トランジスタのベース制御を行うようにしたの
で、オフ用トランジスタはオン用トランジスタが
完全にオフした後にオンするようになり、重複動
作による短絡電流の発生及びトランジスタの破壊
が確実に防止され、これによつて動作信頼性が向
上する。 As described above, according to the present invention, a high-speed recovery diode is inserted in the on-gate current supply path,
Since the photo coupler is driven by the voltage drop to control the base of the off transistor, the off transistor is turned on after the on transistor is completely turned off, which reduces short-circuit current due to overlapping operation. This reliably prevents generation and destruction of transistors, thereby improving operational reliability.
第1図はGTOのゲート電流の波形図、第2図
はGTOのゲート回路の従来例を示す回路図、第
3図は本考案の一実施例を示す回路図、第4図
a,b,cは同実施例の動作を説明するためのタ
イムチヤートである。
1……オン電源、2……オン用スイツチ(トラ
ンジスタ)、3……GTO、4……オフ電源、5…
…オフ用スイツチ(トランジスタ)、6……高速
リカバリーダイオード、7……フオト・カプラ、
8……インバータ。
Fig. 1 is a waveform diagram of the GTO gate current, Fig. 2 is a circuit diagram showing a conventional example of a GTO gate circuit, Fig. 3 is a circuit diagram showing an embodiment of the present invention, Figs. 4 a, b, c is a time chart for explaining the operation of the same embodiment. 1...On power supply, 2...On switch (transistor), 3...GTO, 4...Off power supply, 5...
...off switch (transistor), 6...high-speed recovery diode, 7...photo coupler,
8...Inverter.
Claims (1)
介してオンゲート電流を、また、ゲートオフ電源
からオフ用スイツチング素子を介してオフゲート
電流をGTOに供給するゲート回路において、オ
ンゲート電流供給路に1個以上の高速リカバリー
ダイオードを挿設するとともに、このダイオード
の両端間にフオトカプラの発光部を接続し、この
フオトカプラの出力を前記オフ用スイツチング素
子の制御信号として用いるようにしたことを特徴
とするGTOのゲート回路。 In the gate circuit that supplies the on-gate current from the gate-on power supply to the GTO via the on-switching element, and the off-gate current from the gate-off power supply to the GTO via the off switching element, one or more high-speed recovery diodes are installed in the on-gate current supply path. A gate circuit for a GTO, characterized in that a light emitting part of a photocoupler is connected between both ends of the diode, and the output of the photocoupler is used as a control signal for the off switching element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7886983U JPS59183038U (en) | 1983-05-25 | 1983-05-25 | GTO gate circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7886983U JPS59183038U (en) | 1983-05-25 | 1983-05-25 | GTO gate circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59183038U JPS59183038U (en) | 1984-12-06 |
JPH0317480Y2 true JPH0317480Y2 (en) | 1991-04-12 |
Family
ID=30208872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7886983U Granted JPS59183038U (en) | 1983-05-25 | 1983-05-25 | GTO gate circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59183038U (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56118591U (en) * | 1980-02-12 | 1981-09-10 | ||
JPS57195387U (en) * | 1981-06-04 | 1982-12-10 | ||
JPS57195385U (en) * | 1981-06-08 | 1982-12-10 |
-
1983
- 1983-05-25 JP JP7886983U patent/JPS59183038U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59183038U (en) | 1984-12-06 |
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