JPH0441531B2 - - Google Patents
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- JPH0441531B2 JPH0441531B2 JP9674083A JP9674083A JPH0441531B2 JP H0441531 B2 JPH0441531 B2 JP H0441531B2 JP 9674083 A JP9674083 A JP 9674083A JP 9674083 A JP9674083 A JP 9674083A JP H0441531 B2 JPH0441531 B2 JP H0441531B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
Description
【発明の詳細な説明】
技術分野
本発明は、入力信号のレベル変動があつても出
力信号のパルス幅が正確に再生されるようにした
デジタル信号受信回路に関する。TECHNICAL FIELD The present invention relates to a digital signal receiving circuit that can accurately reproduce the pulse width of an output signal even if the level of an input signal fluctuates.
背景技術
一般に、デジタル信号を受信する受信回路にお
いては、受信したデジタル信号を増幅した再生波
形は、本来の矩形状パルスではなく、波形がなま
つており、比較回路を用いてパルス再生が行なわ
れている。受信回路に接続される伝送路の種類た
とえば同軸ケーブルの種類、光フアイバケーブル
の種類など、あるいは、長さ等の違いによつて受
信回路に入力される信号のレベルが異なる。その
ため信号入力レベルの変化が生じても、再生され
る出力パルス幅の変化が小さくなるように、した
がつて入力信号に忠実にパルス再生が行われるよ
うに工夫する必要がある。Background Art Generally, in a receiving circuit that receives a digital signal, the reproduced waveform obtained by amplifying the received digital signal is not an original rectangular pulse, but has a rounded waveform, and pulse reproduction is performed using a comparison circuit. ing. The level of the signal input to the receiving circuit differs depending on the type of transmission line connected to the receiving circuit, such as the type of coaxial cable, the type of optical fiber cable, or the length. Therefore, even if a change in the signal input level occurs, it is necessary to take measures so that the change in the reproduced output pulse width is small, so that the pulse reproduction is performed faithfully to the input signal.
第１図は、先行技術の電気回路図である。端子
１から入力される信号は、増幅回路２に与えられ
て増幅され、接続点３から比較回路４の一方の入
力に与えられるとともに、ピーク検出回路５に含
まれている差動増幅器６の一方の入力に与えられ
る。差動増幅器６の出力は、ダイオード７から接
続点８を経てコンデンサ１１を充電するととも
に、差動増幅器６の他方入力に与えられる。この
接続点８は、同一の抵抗値Ｒを有する分圧抵抗
９，１０に接続される。分圧抵抗９，１０には直
列に、電源１２が接続される。分圧抵抗９，１０
の接続点１３は、比較回路４の他方入力に与えら
れる。比較回路４の出力は、端子１４から導出さ
れる。 FIG. 1 is a prior art electrical circuit diagram. A signal input from terminal 1 is applied to an amplifier circuit 2 where it is amplified, and is applied from a connection point 3 to one input of a comparator circuit 4 as well as one input of a differential amplifier 6 included in a peak detection circuit 5. given to the input of The output of the differential amplifier 6 charges the capacitor 11 via the diode 7 and the connection point 8, and is applied to the other input of the differential amplifier 6. This connection point 8 is connected to voltage dividing resistors 9 and 10 having the same resistance value R. A power supply 12 is connected in series to the voltage dividing resistors 9 and 10. Voltage dividing resistor 9, 10
The connection point 13 is applied to the other input of the comparison circuit 4. The output of comparison circuit 4 is derived from terminal 14.
第２図ののライン１５は増幅回路２から導出さ
れる接続点３における出力波形を示す。ピーク検
出回路５の接続点８における信号波形は、ライン
１６で示される。ライン１７は、分圧抵抗９，１
０の接続点１３における信号波形を示す。この接
続点１３における比較回路４の前記他方入力の弁
別レベルVthは、入力信号がないときにおける増
幅回路２の直流出力電圧V0よりも僅かに高い電
源１２のガード電圧Vgと、ピーク検出回路５か
らの接続点８における前記ライン１６で示される
電圧との中間の値に選ばれている。 A line 15 in FIG. 2 shows the output waveform at the connection point 3 derived from the amplifier circuit 2. The signal waveform at connection point 8 of peak detection circuit 5 is indicated by line 16. Line 17 is voltage dividing resistor 9,1
The signal waveform at connection point 13 of 0 is shown. The discrimination level Vth of the other input of the comparison circuit 4 at this connection point 13 is determined by the guard voltage Vg of the power supply 12, which is slightly higher than the DC output voltage V0 of the amplifier circuit 2 when there is no input signal, and the peak detection circuit 5. The voltage is selected to be intermediate between the voltage indicated by the line 16 at the connection point 8 and the voltage indicated by the line 16.
この先行技術では、入力信号が大きく、増幅回
路２の出力信号の振幅がガード電圧Vgに比べ充
分大きい場合には問題ないが、入力信号が微小で
あつて増幅回路２の出力信号の振幅がガード電圧
Vgに対してわずかばかり高い場合には出力信号
に対しパルス幅を忠実に再生するのに好ましいレ
ベル（すなわち一般に、振幅の1/2ののレベル）
よりも大幅に高く設定されることになる。そのた
め再生されるパルス幅が本来の入力信号のパルス
幅よりも狭くなつてしまう欠点があつた。特にこ
の状態がひどくなると、符号誤まりが生じ、誤動
作を招くことになる。 With this prior art, there is no problem if the input signal is large and the amplitude of the output signal of the amplifier circuit 2 is sufficiently large compared to the guard voltage Vg, but if the input signal is small and the amplitude of the output signal of the amplifier circuit 2 is Voltage
If it is slightly higher than Vg, it is the preferred level to faithfully reproduce the pulse width for the output signal (i.e., generally a level of 1/2 of the amplitude).
will be set significantly higher than that. Therefore, there is a drawback that the reproduced pulse width is narrower than the pulse width of the original input signal. In particular, if this condition becomes severe, code errors will occur, leading to malfunctions.
目 的
本発明の目的は、入力信号が微小であつてもそ
の入力信号に忠実なパルス幅を有する信号を再生
することができるデジタル信号受信回路を提供す
ることである。Purpose An object of the present invention is to provide a digital signal receiving circuit that can reproduce a signal having a pulse width faithful to the input signal even if the input signal is minute.
発明の構成
本発明は、入力信号を増幅する増幅回路２と、
この増幅回路２の無信号時の直流電圧V0と等
しい第１基準電圧を発生する第１基準電圧回路２
２と、
前記第１基準電圧を超える予め定める第２基準
電圧Vcを発生する第２基準電圧回路２４と、
前記増幅回路２の出力と、第２基準電圧Vcと
が与えられ、前記増幅回路２の出力が、第２基準
電圧Vc未満では、第２基準電圧Vcを導出し、前
記増幅回路２の出力が第２基準電圧Vc以上では、
前記増幅回路２の出力のピーク値を導出するピー
ク検出回路５と、
一対の分圧抵抗２５，２６が直列に接続されて
構成される分圧回路２７であつて、この分圧回路
２７の一方端は、ピーク検出回路５の出力に接続
され、この分圧回路２７の他方端は、第１基準回
路２２の出力に接続される、そのような分圧回路
２７と、
前記増幅回路２の出力と、一対の分圧抵抗２
５，２６の接続点２８からの分圧出力とを比較す
る比較回路４とを含むことを特徴とするデジタル
信号受信回路である。Structure of the Invention The present invention includes an amplifier circuit 2 that amplifies an input signal, and a first reference voltage circuit 2 that generates a first reference voltage equal to the DC voltage V 0 of the amplifier circuit 2 when there is no signal.
2, a second reference voltage circuit 24 that generates a predetermined second reference voltage Vc that exceeds the first reference voltage; and a second reference voltage circuit 24 that is supplied with the output of the amplifier circuit 2 and the second reference voltage Vc; When the output of the amplifier circuit 2 is less than the second reference voltage Vc, the second reference voltage Vc is derived, and when the output of the amplifier circuit 2 is higher than the second reference voltage Vc,
A voltage dividing circuit 27 comprising a peak detection circuit 5 for deriving the peak value of the output of the amplifier circuit 2 and a pair of voltage dividing resistors 25 and 26 connected in series, one of the voltage dividing circuits 27 such a voltage divider circuit 27, one end of which is connected to the output of the peak detection circuit 5 and the other end of this voltage divider circuit 27 connected to the output of the first reference circuit 22; and the output of the amplifier circuit 2. and a pair of voltage dividing resistors 2
This digital signal receiving circuit is characterized in that it includes a comparator circuit 4 for comparing the divided voltage outputs from the connection point 28 of the terminals 5 and 26.
実施例
第３図は、本発明の基礎となる構成を示すブロ
ツク図である。入力端子１からの入力信号は、増
幅回路２によつて増幅され、接続点３から比較回
路４の一方の入力に与えられる。Embodiment FIG. 3 is a block diagram showing the basic structure of the present invention. An input signal from an input terminal 1 is amplified by an amplifier circuit 2, and is applied to one input of a comparison circuit 4 from a connection point 3.
第４図は第３図の動作を説明するための波形図
である。増幅回路２はラインｌ１で示される信号
を導出する。この増幅回路２は、入力端子１に信
号が入力されていないとき、直流電圧V0を発生
する。 FIG. 4 is a waveform diagram for explaining the operation of FIG. 3. Amplifier circuit 2 derives a signal indicated by line l1. This amplifier circuit 2 generates a DC voltage V0 when no signal is input to the input terminal 1.
第１基準電圧回路２２は、この増幅回路２の入
力の無信号時における直流電圧V0と等しい電圧
を発生する。抵抗２０，２１とから成る分圧回路
１９は、増幅回路２の出力と第１基準電圧回路２
２との間に接続されて分圧電圧を接続点２３から
導出する。抵抗２０，２１の抵抗値は等しい。 The first reference voltage circuit 22 generates a voltage equal to the DC voltage V0 at the input of the amplifier circuit 2 when there is no signal. A voltage dividing circuit 19 consisting of resistors 20 and 21 connects the output of the amplifier circuit 2 and the first reference voltage circuit 2.
2 to derive a divided voltage from the connection point 23. The resistance values of resistors 20 and 21 are equal.
ピーク検出回路５は、接続点２３の分圧のピー
ク値を検出する。第２基準電圧回路２４はピーク
検出回路５の動作点を与える。このピーク検出回
路５の動作点は、第２基準電圧回路２４の出力電
圧Vcである。したがつてピーク検出回路５は、
そのピーク検出回路５に入力される接続点２３の
電圧が動作点Vc未満であるときには、比較回路
４の他方入力にその動作点Vcの電圧を導出する。
これによつて比較回路４が入力端子１への入力信
号の無信号時に誤動作することが防がれる。動作
点Vcは、増幅回路２の無信号時における直流電
圧V0よりも、たとえば数10mV高い値に設定さ
れる。 The peak detection circuit 5 detects the peak value of the partial pressure at the connection point 23. The second reference voltage circuit 24 provides the operating point of the peak detection circuit 5. The operating point of this peak detection circuit 5 is the output voltage Vc of the second reference voltage circuit 24. Therefore, the peak detection circuit 5 is
When the voltage at the connection point 23 input to the peak detection circuit 5 is less than the operating point Vc, the voltage at the operating point Vc is derived to the other input of the comparison circuit 4.
This prevents the comparator circuit 4 from malfunctioning when there is no input signal to the input terminal 1. The operating point Vc is set, for example, to a value several tens of mV higher than the DC voltage V0 of the amplifier circuit 2 when there is no signal.
接続点２３における電圧は、第４図ラインｌ２
で示されている。この接続点２３における電圧が
動作点Vc以上であるときには、ピーク検出回路
５の出力は（V0＋ｖ／２）となる。ピーク検出回路
５の出力は、比較回路４の弁別レベルとなつてい
る。ここでｖは増幅回路２の出力の変動分を表わ
しており、第４図のラインｌ３はピーク検出回路
５の出力を表わしている。 The voltage at the connection point 23 is the line l2 in FIG.
is shown. When the voltage at this connection point 23 is equal to or higher than the operating point Vc, the output of the peak detection circuit 5 becomes (V0+v/2). The output of the peak detection circuit 5 is the discrimination level of the comparison circuit 4. Here, v represents the variation in the output of the amplifier circuit 2, and line l3 in FIG. 4 represents the output of the peak detection circuit 5.
このようにして上述の構成では、比較回路４の
弁別レベルは増幅回路２の出力電圧の変動分ｖの
１／２の値に設定される。したがつてピーク検出回
路５の動作点Vcに依存して弁別レベルが変化さ
れることが防がれ、入力信号に忠実パルス幅を有
する信号を再生することができる。 In this manner, in the above-described configuration, the discrimination level of the comparator circuit 4 is set to a value of 1/2 of the variation v of the output voltage of the amplifier circuit 2. Therefore, the discrimination level is prevented from being changed depending on the operating point Vc of the peak detection circuit 5, and a signal having a pulse width faithful to the input signal can be reproduced.
この第３図および第４図に示される構成の動作
は、第４Ａ図に示されている。端子１の入力レベ
ルに対応するレベルは、この第４Ａ図に示されて
いる。ラインｌ４は増幅器２の出力のピークレベ
ルを示し、このラインｌ５はピーク検出回路５の
出力レベルを示し、このラインｌ５と同一の特性
を示すラインｌ６は、比較回路４の反転入力端子
に与えられる弁別レベルを示している。入力レベ
ルがＶ１であるとき、増幅回路２の出力のピーク
レベルは、動作点Vcであり、入力レベルがＶ２
では接続点２３の電圧は動作点Vcに等しい。 The operation of the configuration shown in FIGS. 3 and 4 is illustrated in FIG. 4A. The level corresponding to the input level of terminal 1 is shown in this FIG. 4A. Line l4 shows the peak level of the output of amplifier 2, line l5 shows the output level of peak detection circuit 5, and line l6, which has the same characteristics as line l5, is applied to the inverting input terminal of comparator circuit 4. Indicates the discrimination level. When the input level is V1, the peak level of the output of the amplifier circuit 2 is the operating point Vc, and when the input level is V2
Then, the voltage at the connection point 23 is equal to the operating point Vc.
このようなな第３図および第４図に示される構
成では、入力レベルがＶ１からＶ２の間のしきい
値は、動作点Vcで決まり、したがつて符号歪が
発生するという問題がある。 In the configurations shown in FIGS. 3 and 4, the threshold value when the input level is between V1 and V2 is determined by the operating point Vc, and therefore there is a problem in that sign distortion occurs.
第５図はこのような問題を解決するための本発
明の一実施例の電気回路図である。増幅回路２の
出力をピーク検出回路５に与え、そのピーク検出
回路５の出力と、増幅回路２の無信号時における
直流電圧V0を発生する第１基準電圧回路２２か
らの出力とを、一対の分圧抵抗２５，２６から成
る分圧回路２７で分圧する。分圧回路の接続点２
８の出力は、比較回路４の弁別レベルとして導出
される。ピーク検出回路５の動作点Vcは、第２
基準電圧回路２４によつて設定される。 FIG. 5 is an electrical circuit diagram of an embodiment of the present invention for solving such problems. The output of the amplifier circuit 2 is given to the peak detection circuit 5, and the output of the peak detection circuit 5 and the output from the first reference voltage circuit 22 that generates the DC voltage V0 when there is no signal from the amplifier circuit 2 are connected to a pair of A voltage dividing circuit 27 consisting of voltage dividing resistors 25 and 26 divides the voltage. Connection point 2 of voltage divider circuit
The output of 8 is derived as the discrimination level of the comparator circuit 4. The operating point Vc of the peak detection circuit 5 is the second
It is set by the reference voltage circuit 24.
この第５図に示される実施例の端子１に与えら
れる入力レベルに対する特性は第５Ａ図に示され
ている。ラインｌ７は、増幅回路２の出力のピー
クレベルを示し、ラインｌ８はピーク検出回路５
の出力レベルを示し、ラインｌ９は比較回路４の
反転入力端子に与えられるしきい値である弁別レ
ベルを示す。この実施例によれば、入力レベルが
Ｖ１〜Ｖ２の間であつても、増幅回路２の出力の
ピークレベルの1/2を弁別レベルとして設定する
ことができ、したがつて入力レベルが前述の第３
図、第４図および第４Ａ図の構成に比べて小さい
範囲でも、符号歪を少なくすることができるとい
う効果が達成される。 The characteristics of the embodiment shown in FIG. 5 with respect to the input level applied to terminal 1 are shown in FIG. 5A. Line l7 indicates the peak level of the output of amplifier circuit 2, and line l8 indicates the peak level of the output of peak detection circuit 5.
The line 19 indicates the discrimination level which is the threshold value applied to the inverting input terminal of the comparator circuit 4. According to this embodiment, even if the input level is between V1 and V2, 1/2 of the peak level of the output of the amplifier circuit 2 can be set as the discrimination level. Third
The effect of reducing sign distortion can be achieved even in a smaller range than in the configurations of FIGS. 4 and 4A.
もしも、増幅回路２の入力レベルが零のときの
出力レベルが常に零であれば、第１基準電圧回路
２２などは不要である。しかしながら実際には、
増幅回路２の温度ドリフトなどによる出力レベル
の変化が存在する。したがつて本発明では、第１
基準電圧回路２２を用い、比較回路４の出力を、
増幅回路２の入力レベルが零であるとき、零とす
ることを確実にしている。 If the output level of the amplifier circuit 2 is always zero when the input level is zero, the first reference voltage circuit 22 and the like would be unnecessary. However, in reality,
There are changes in the output level due to temperature drift of the amplifier circuit 2 and the like. Therefore, in the present invention, the first
Using the reference voltage circuit 22, the output of the comparison circuit 4 is
When the input level of the amplifier circuit 2 is zero, it is ensured that the input level is zero.
効 果
以上のように本発明によれば、入力信号のレベ
ルの変動にかかわらず、再生される出力信号のパ
ルス幅を忠実に再生することが可能になる。Effects As described above, according to the present invention, it is possible to faithfully reproduce the pulse width of the output signal to be reproduced, regardless of fluctuations in the level of the input signal.
さらに本発明によれば、入力レベルが小さい範
囲でも、比較回路４から得られる出力の符号歪を
少なくすることができるという効果が達成され
る。本発明では、増幅回路２２の入力レベルが零
のときに、温度ドリフトなどに起因してその出力
レベルが零とはならないことがあり、そこで、第
１基準電圧回路２２を用い、増幅回路２の入力レ
ベルが零であるとき、比較回路４の出力を零とす
ることができる。こうして入力信号のパルス幅を
精度よく再生することが可能になる。 Further, according to the present invention, the effect of reducing the sign distortion of the output obtained from the comparator circuit 4 is achieved even in a range where the input level is small. In the present invention, when the input level of the amplifier circuit 22 is zero, the output level may not be zero due to temperature drift, etc. Therefore, the first reference voltage circuit 22 is used to When the input level is zero, the output of the comparator circuit 4 can be made zero. In this way, it becomes possible to accurately reproduce the pulse width of the input signal.
第１図は先行技術のブロツク図、第２図は第１
図に示された先行技術の動作を説明するための波
形図、第３図は本発明の基礎となる構成を示すブ
ロツク図、第４図は第３図に示された構成の動作
を説明するための波形図、第４Ａ図は第３図およ
び第４図に示される構成の入力レベルに対する特
性を示す図、第５図は本発明の一実施例のブロツ
ク図、第５Ａ図は第５図に示される実施例の入力
レベルに対する特性を示す図である。
１……入力端子、２……増幅回路、４……比較
回路、５……ピーク検出回路、２２……第１基準
電圧回路、２４……第２基準電圧回路。
Figure 1 is a block diagram of the prior art, Figure 2 is the block diagram of the prior art.
A waveform diagram for explaining the operation of the prior art shown in FIG. 3, a block diagram showing the basic configuration of the present invention, and FIG. 4 for explaining the operation of the configuration shown in FIG. 3. FIG. 4A is a diagram showing the characteristics of the configuration shown in FIGS. 3 and 4 relative to the input level, FIG. 5 is a block diagram of an embodiment of the present invention, and FIG. 5A is a diagram showing the characteristics of the configuration shown in FIGS. FIG. 3 is a diagram showing the characteristics of the embodiment shown in FIG. DESCRIPTION OF SYMBOLS 1...Input terminal, 2...Amplification circuit, 4...Comparison circuit, 5...Peak detection circuit, 22...First reference voltage circuit, 24...Second reference voltage circuit.
Claims (1)
しい第１基準電圧を発生する第１基準電圧回路２
２と、 前記第１基準電圧を超える予め定める第２基準
電圧Vcを発生する第２基準電圧回路２４と、 前記増幅回路２の出力と、第２基準電圧Vcと
が与えられ、前記増幅回路２の出力が、第２基準
電圧Vc未満では、第２基準電圧Vcを導出し、前
記増幅回路２の出力が第２基準電圧Vc以上では、
前記増幅回路２の出力のピーク値を導出するピー
ク検出回路５と、 一対の分圧抵抗２５，２６が直列に接続されて
構成される分圧回路２７であつて、この分圧回路
２７の一方端は、ピーク検出回路５の出力に接続
され、この分圧回路２７の他方端は、第１基準回
路２２の出力に接続される、そのような分圧回路
２７と、 前記増幅回路２の出力と、一対の分圧抵抗２
５，２６の接続点２８からの分圧出力とを比較す
る比較回路４とを含むことを特徴とするデジタル
信号受信回路。[Claims] 1. An amplifier circuit 2 that amplifies an input signal; and a first reference voltage circuit 2 that generates a first reference voltage equal to the DC voltage V 0 of the amplifier circuit 2 when there is no signal.
2, a second reference voltage circuit 24 that generates a predetermined second reference voltage Vc that exceeds the first reference voltage; and a second reference voltage circuit 24 that is supplied with the output of the amplifier circuit 2 and the second reference voltage Vc; When the output of the amplifier circuit 2 is less than the second reference voltage Vc, the second reference voltage Vc is derived, and when the output of the amplifier circuit 2 is higher than the second reference voltage Vc,
A voltage dividing circuit 27 comprising a peak detection circuit 5 for deriving the peak value of the output of the amplifier circuit 2 and a pair of voltage dividing resistors 25 and 26 connected in series, one of the voltage dividing circuits 27 one end of the voltage dividing circuit 27 is connected to the output of the peak detection circuit 5 and the other end of this voltage dividing circuit 27 is connected to the output of the first reference circuit 22; and the output of the amplifier circuit 2. and a pair of voltage dividing resistors 2
A comparison circuit 4 for comparing the divided voltage outputs from the connection point 28 of the terminals 5 and 26.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9674083A JPS59221026A (en) | 1983-05-30 | 1983-05-30 | Receiving circuit of digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9674083A JPS59221026A (en) | 1983-05-30 | 1983-05-30 | Receiving circuit of digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221026A JPS59221026A (en) | 1984-12-12 |
| JPH0441531B2 true JPH0441531B2 (en) | 1992-07-08 |
Family
ID=14173091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9674083A Granted JPS59221026A (en) | 1983-05-30 | 1983-05-30 | Receiving circuit of digital signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221026A (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS59221026A (en) | 1984-12-12 |
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