JPH0345474B2 - - Google Patents
Info
- Publication number
- JPH0345474B2 JPH0345474B2 JP12644080A JP12644080A JPH0345474B2 JP H0345474 B2 JPH0345474 B2 JP H0345474B2 JP 12644080 A JP12644080 A JP 12644080A JP 12644080 A JP12644080 A JP 12644080A JP H0345474 B2 JPH0345474 B2 JP H0345474B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- peak hold
- supplied
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005259 measurement Methods 0.000 claims description 6
- 238000013075 data extraction Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、２値の信号、一般に複数値の信号
のデータを抜き取るデータ抜き取り回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data extraction circuit that extracts data from a binary signal, generally a multi-value signal.
第１図に示すように、２値の入力信号SIが一定
振幅でかつバイアス変動もない場合には、図のよ
うに入力信号SIを一定レベルのスレツシヨールド
電圧EOでレベル比較することにより、入力信号SI
の「１」、「０」のデータを容易に抜き取ることが
できる。 As shown in Figure 1, when the binary input signal S I has a constant amplitude and there is no bias variation, by comparing the levels of the input signal S I with a constant level threshold voltage E O as shown in the figure, , input signal S I
``1'' and ``0'' data can be easily extracted.
しかしながら、入力信号SIが磁気テープから再
生されたデジタル信号やVTRの光学的周波数発
電機から得られる信号などであつて、第２図に示
すように振幅変動とバイアス変動があらる場合に
は、このように一定レベルのスレツシヨールド電
圧でレベル比較したのでは、入力信号SIの「１」、
「０」のデータを抜き取ることができない。 However, if the input signal S I is a digital signal reproduced from a magnetic tape or a signal obtained from an optical frequency generator of a VTR, and there are amplitude fluctuations and bias fluctuations as shown in Figure 2, , By comparing the levels at a constant level of threshold voltage in this way, the input signal S I is "1",
It is not possible to extract "0" data.
そこで、このように入力信号に振幅変動とバイ
アス変動がある場合でも入力信号のデータを確実
かつ正確に抜き取ることができるようにしたもの
が考えられた。 Therefore, it has been devised that the data of the input signal can be extracted reliably and accurately even when the input signal has amplitude fluctuations and bias fluctuations.
第３図は、その回路の一例で、入力信号SIがバ
ツフアアンプ１を通じて正ピークホールド回路２
及び負ピークホールド回路３に供給される。 Figure 3 shows an example of the circuit in which the input signal S I passes through the buffer amplifier 1 to the positive peak hold circuit 2.
and is supplied to the negative peak hold circuit 3.
正ピークホールド回路２及び負ピークホールド
回路３は、それぞれ、ダイオードＤ、抵抗R1、
コンデンサＣ及び抵抗R2で構成され、ダイオー
ドＤの向きが互いに逆になつている。抵抗R2は
抵抗R1に比べて十分大きくされ、したがつて充
電時定数がＣ・R1になり、これが、ノイズで誤
動作しない程度に小さく選ばれる。また、放電時
定数がＣ・R2になり、これが、入力信号SIのデ
ータ波形そのものに追従せず、振幅変動とバイア
ス変動に追従する大きさに選ばれる。なお、たと
えば、正ピークホールド回路２のコンデンサＣ及
び抵抗R2の一端は負の直流電圧−EBの与えられ
る点に接続され、負ピークホールド回路３のコン
デンサＣ及び抵抗R2の一端は正の直流電圧＋EB
の与えられる点に接続される。 The positive peak hold circuit 2 and the negative peak hold circuit 3 each include a diode D, a resistor R 1 ,
It is composed of a capacitor C and a resistor R2 , and the directions of the diodes D are opposite to each other. The resistor R2 is made sufficiently larger than the resistor R1 , so that the charging time constant becomes C· R1 , which is selected to be small enough not to malfunction due to noise. Further, the discharge time constant becomes C·R 2 and is selected to a magnitude that does not follow the data waveform itself of the input signal S I but follows the amplitude fluctuation and bias fluctuation. For example, one end of the capacitor C and the resistor R 2 of the positive peak hold circuit 2 is connected to a point where the negative DC voltage -E B is applied, and one end of the capacitor C and the resistor R 2 of the negative peak hold circuit 3 is connected to the positive point. DC voltage + E B
are connected to the given points of.
したがつて、第２図に示すように、正ピークホ
ールド回路２からは入力信号SIの正ピークホール
ド電圧VPが、負ピークホールド回路３からは入
力信号SIの負ピークホールド電圧VMが、それぞ
れ得られる。 Therefore, as shown in FIG. 2, the positive peak hold voltage V P of the input signal S I is output from the positive peak hold circuit 2, and the negative peak hold voltage V M of the input signal S I is output from the negative peak hold circuit 3. are obtained respectively.
この正ピークホールド電圧VP及び負ピークホ
ールド電圧VMが可変抵抗器４の一端及び他端に
供給され、可変抵抗器４の可動子から正ピークホ
ールド電圧VP及び負ピークホールド電圧VMを適
当な比でたとえば１：１で加算した電圧VTが得
られる。なお、可変抵抗器４の可動子から回路２
側の部分及び回路３側の部分の抵抗は回路２及び
３の動作に影響を及ぼさないように抵抗R2に比
べて十分大きくされる。 The positive peak hold voltage V P and the negative peak hold voltage V M are supplied to one end and the other end of the variable resistor 4, and the positive peak hold voltage V P and the negative peak hold voltage V M are supplied from the movable element of the variable resistor 4. A voltage V T can be obtained by adding the voltages in an appropriate ratio, for example, 1:1. In addition, from the movable element of the variable resistor 4 to the circuit 2
The resistances of the side portion and the circuit 3 side portion are made sufficiently large compared to resistor R 2 so as not to affect the operation of circuits 2 and 3.
そして、バツフアアンプ１を通じた入力信号SI
がレベル比較器５に供給され、可変抵抗器４の可
動子から得られる加算電圧VTがスレツシヨール
ド電圧としてレベル比較器５に供給されて、入力
信号SIがレベル比較される。なお、レベル比較器
５としてはヒステリシスをもつたものたとえばシ
ユミツトトリガ回路が用いられる。 Then, the input signal S I through the buffer amplifier 1
is supplied to the level comparator 5, and the added voltage V T obtained from the movable element of the variable resistor 4 is supplied as a threshold voltage to the level comparator 5, and the levels of the input signal S I are compared. As the level comparator 5, one having hysteresis, such as a Schmitt trigger circuit, is used.
したがつて、第２図に示すように、入力信号SI
は正ピークホールド電圧VPと負ピークホールド
電圧VMの中間の電圧VTをスレツシヨールド電圧
としてレベル比較され、図のように入力信号SIに
振幅変動やバイアス変動があつても、レベル比較
器５の出力信号DOとして入力信号SIの「１」、
「０」のデータが確実かつ正確に抜き取られる。 Therefore, as shown in FIG .
is compared in level with the voltage V T between the positive peak hold voltage V P and the negative peak hold voltage V M as the threshold voltage, and as shown in the figure, even if there are amplitude fluctuations or bias fluctuations in the input signal S "1" of the input signal S I as the output signal D O of 5,
Data of “0” can be extracted reliably and accurately.
ところで、この第３図のデータ抜き取り回路
は、上述のような低周波の振幅変動分を無視すれ
ば、データの振幅が一定であることが前提であつ
た。 By the way, the data extracting circuit shown in FIG. 3 is based on the premise that the amplitude of data is constant if the above-mentioned low frequency amplitude fluctuation is ignored.
ところが、一般に記録媒体や伝送媒体の周波数
特性は第４図に示すように高域で劣化するもので
あるため、高密度記録又は伝送を行なおうとする
とデータの振幅が一定でなくなる欠点が生じる。
すなわち、データのランレングス（「１」の状態
あるいは「０」の状態が続く長さ）がある値以上
のときは入力データの振幅はほぼ一定となるが、
ランレングスがその値以下となると、ランレング
スが短くなるにつれて振幅のピーク値が小さくな
る。したがつて、第３図の回路では正しいスレツ
シヨールド電圧が得られず、データの抽出が正し
く行なわれなくなる欠点があつた。 However, since the frequency characteristics of recording media and transmission media generally deteriorate at high frequencies as shown in FIG. 4, when high-density recording or transmission is attempted, a drawback arises in that the amplitude of data is not constant.
In other words, when the run length of the data (the length of time that the "1" state or "0" state continues) is greater than or equal to a certain value, the amplitude of the input data is approximately constant;
When the run length becomes less than that value, the peak value of the amplitude becomes smaller as the run length becomes shorter. Therefore, the circuit shown in FIG. 3 has the disadvantage that a correct threshold voltage cannot be obtained and data cannot be extracted correctly.
つまり、例えば再生データが第５図Ａに示すよ
うにランレングスが変化するようなものの場合、
記録密度が低ければ、同図Ｂに示すように振幅は
ほぼ一定であるので、第３図の回路にてほぼ正し
くスレツシヨールド電圧VTが得られる。ところ
が、記録密度が高いと、短いランレングスのと
き、第４図Ｃに示すようにピークレベルが低くな
るため、第３図の回路で得られるスレツシヨール
ド電圧VTも同図Ｃの破線のようになり、正しい
データ抽出ができなくなつてしまうのである。 In other words, for example, if the playback data is such that the run length changes as shown in FIG. 5A,
If the recording density is low, the amplitude is almost constant as shown in FIG. 3B, so the threshold voltage V T can be obtained almost correctly using the circuit shown in FIG. However, when the recording density is high and the run length is short, the peak level becomes low as shown in Figure 4C, so the threshold voltage V T obtained with the circuit in Figure 3 also decreases as shown by the broken line in Figure 4C. This makes it impossible to extract correct data.
このように、第３図のデータ抜き取り回路で
は、高密度記録又は伝送の場合には、その再生デ
ータの正しい抜き取りができなくなつてしまうの
で、例えばデータをテープに記録する場合は、ラ
ンレングスによつて再生信号の振幅が変わらない
範囲で記録する必要があつた。このため、記録密
度を上げるのに限度があつた。 In this way, the data extraction circuit shown in Fig. 3 cannot extract the reproduced data correctly in the case of high-density recording or transmission. Therefore, it was necessary to record within a range where the amplitude of the reproduced signal does not change. For this reason, there was a limit to increasing the recording density.
この発明はこの欠点を除去したデータ抜き取り
回路を提供しようとするものである。 The present invention aims to provide a data extraction circuit that eliminates this drawback.
すなわち、この発明は、入力信号の振幅はラン
レングスがある値以下のときは、その長さにほぼ
１対１に対応することを利用してランレングスの
長さに応じて、振幅補正をして、常に振幅がほぼ
一定となるようにし、この振幅一定の入力信号の
正及び負ピークホールド値からスレツシヨールド
電圧を得るようにしたものである。 That is, the present invention corrects the amplitude according to the length of the run length by utilizing the fact that the amplitude of the input signal corresponds approximately one-to-one to the run length when the run length is less than a certain value. Therefore, the amplitude is always kept almost constant, and the threshold voltage is obtained from the positive and negative peak hold values of the input signal having a constant amplitude.
以下、この発明回路の一例を図を参照しながら
説明しよう。 Hereinafter, an example of the circuit of this invention will be explained with reference to the drawings.
第７図に示すように、入力信号SI（第８図Ａ）
がバツフアアンプ６に供給され、これより入力信
号と同極性でこれが増幅された信号が得られ、こ
のアンプ６の出力がレベル比較回路７に供給され
る。 As shown in Figure 7, the input signal S I (Figure 8A)
is supplied to a buffer amplifier 6, from which an amplified signal having the same polarity as the input signal is obtained, and the output of this amplifier 6 is supplied to a level comparison circuit 7.
アンプ６の出力は、また、バツフアアンプ８を
通じて第１の正及び負ピークホールド回路１０に
供給される。この回路１０において、抵抗Ra、
ダイオードDa、コンデンサCa、抵抗Raaにて正
ピークホールド回路１１が構成され、抵抗Rb、
ダイオードDaと逆向きのダイオードDb、コンデ
ンサCb、抵抗Rbbにて負ピークホールド回路１
２が構成される。 The output of the amplifier 6 is also supplied to a first positive and negative peak hold circuit 10 through a buffer amplifier 8. In this circuit 10, resistance Ra,
A positive peak hold circuit 11 is composed of a diode Da, a capacitor Ca, and a resistor Raa, and a resistor Rb,
Negative peak hold circuit 1 with diode Db opposite to diode Da, capacitor Cb, and resistor Rbb.
2 is configured.
一方、後述するようにして正しいスレツシヨー
ルド電圧と比較され、比較回路７より得られた出
力信号DO（第８図Ｂ）が第１の正及び負ピークホ
ールド回路１０のリセツトパルスの形成回路３０
に供給される。すなわち、信号DOがＤフリツプ
フロツプ回路３１のＤ端子に供給され、また、信
号DOより十分高い周波数のクロツクパルスCPが
このフリツプフロツプ回路３１のクロツク端子に
供給される。したがつて、このフリツプフロツプ
回路３１より信号DOよりクロツクパルスCPの１
クロツク分遅れた信号Q1（第８図Ｃ）及びその反
転信号1が得られる。そして、この信号Q1は次
段のＤフリツプフロツプ回路３２のＤ端子に供給
され、そのクロツク端子にパルスCPが供給され、
これより信号Q1がクロツクパルスCPの１クロツ
ク分遅らされた信号Q2（第８図Ｄ）及びその反転
信号2が得られる。 On the other hand, as will be described later, the output signal D O (FIG. 8B) obtained from the comparator circuit 7 is compared with a correct threshold voltage and sent to the reset pulse forming circuit 30 of the first positive and negative peak hold circuit 10.
is supplied to That is, the signal D O is supplied to the D terminal of the D flip-flop circuit 31, and the clock pulse C P having a frequency sufficiently higher than that of the signal D O is supplied to the clock terminal of this flip-flop circuit 31. Therefore, from this flip-flop circuit 31, one of the clock pulses C P is output from the signal D O.
A signal Q 1 (FIG. 8C) delayed by a clock and its inverted signal 1 are obtained. This signal Q1 is then supplied to the D terminal of the next stage D flip-flop circuit 32, and the pulse C P is supplied to its clock terminal.
As a result, a signal Q 2 (FIG. 8D) in which the signal Q 1 is delayed by one clock of the clock pulse CP and its inverted signal 2 are obtained.
そして、信号1と信号Q2とがアンドゲート３
３に供給され、これより信号Q1の立ち上がり時
点でクロツクパルスCPの１クロツク分のパルス
幅を有するリセツトパルスRP1（第８図Ｅ）が得
られる。また、信号Q1と信号2とがアンドゲー
ト３４に供給され、これより信号Q1の立ち下が
り時点でクロツクパルスCPの１クロツク分のパ
ルス幅を有するリセツトパルスRP2（第８図Ｇ）
が得られる。 And signal 1 and signal Q 2 are AND gate 3
From this, a reset pulse RP 1 (FIG. 8E) having a pulse width of one clock pulse CP is obtained at the rising edge of the signal Q 1 . Further, the signal Q1 and the signal 2 are supplied to the AND gate 34, which generates a reset pulse RP2 having a pulse width of one clock pulse of the clock pulse CP at the falling edge of the signal Q1 (FIG. 8G).
is obtained.
そして、パルスRP1はスイツチ回路１３に、パ
ルスRP2はスイツチ回路１４に、それぞれ供給さ
れ、これらスイツチ回路１３及び１４がそれぞれ
のパルス幅期間にオンとされ、コンデンサCa及
びCbに蓄えられた電荷が瞬時に放電されて、ピ
ークホールド回路１１及び１２がリセツトされ
る。 Then, the pulse RP 1 is supplied to the switch circuit 13, and the pulse RP 2 is supplied to the switch circuit 14, respectively, and these switch circuits 13 and 14 are turned on during the respective pulse width periods, and the charges stored in the capacitors Ca and Cb are is instantly discharged, and the peak hold circuits 11 and 12 are reset.
したがつて、回路１１よりは入力信号SIのその
立ち上がり時にリセツトされた状態の正ピークホ
ールド電圧EP（第８図Ｆ）が得られ、回路１２よ
りは入力信号SIのその立ち下がり時にリセツトさ
れた状態の負ピークホールド電圧EMが得られる。
これらピークホールド電圧EP及びEMはそれぞれ
バツフアアンプ１５及び１６を通じて振幅補正回
路４０のスイツチ回路４１の一方及び他方の入力
端にそれぞれ供給される。 Therefore, the positive peak hold voltage E P (FIG. 8F) is obtained from the circuit 11 when the input signal S I rises, and the positive peak hold voltage E P (FIG. 8F) is obtained from the circuit 12 when the input signal S I falls. A reset negative peak hold voltage EM is obtained.
These peak hold voltages E P and E M are supplied to one and the other input terminals of a switch circuit 41 of an amplitude correction circuit 40 through buffer amplifiers 15 and 16, respectively.
一方、４個のフリツプフロツプ回路が１つのパ
ツケージに収納された状態のICで構成された記
憶回路４２の第１のＤ端子に出力信号DOが供給
される。また、この記憶回路４２のクロツク端子
にはクロツクパルスCPが供給される。さらに、
Ｄフリツプフロツプ回路３１の出力Q1とＤフリ
ツプフロツプ回路３２の出力2がイクスクルー
シブオアゲート４３に供給され、これより信号
DOの立ち上がり時及び立ち下がり時のそれぞれ
からクロツクパルスCPの１クロツク分の期間ロ
ーレベルとなるパルスLP（第８図Ｊ）が得られ、
これが回路４２のイネーブル端子に供給される。
したがつて、この記憶回路４２の第１の出力端よ
りは信号Q1と同様の信号SW（第８図Ｉ）が得られ
る。そして、その反転信号Wがスイツチ回路４
１にそのスイツチング信号として供給され、この
スイツチ回路４１が信号Wのハイレベルの期間
はアンプ１５の出力の入力端側に、ローレベルの
期間はアンプ１６の出力の入力端側に、それぞれ
切り換えられる。つまり、出力信号DOが「１」
である期間（実際にはこれより１クロツク分ずれ
た期間）ではスイツチ回路４１よりは負ピークホ
ールド電圧EMが得られ、出力信号DOが「０」で
ある期間（同様に実際にはこれより１クロツク分
ずれた期間）ではスイツチ回路４１よりは正ピー
クホールド電圧EPが得られ、これがゲイン制御
回路４４に供給される。このゲイン制御回路４４
はアンプ４４１と、ゲインセレクタ４４２と、ゲ
イン制御用の複数の抵抗、この例では８個の抵抗
Z1〜Z8からなり、ゲインセレクタ４４２のセレク
タ端子に供給される３ビツトの信号により８個の
抵抗Z1〜Z8が適宜例えば択一的に選択されてこれ
によりゲインが変えられるようにされている。 On the other hand, the output signal D O is supplied to the first D terminal of the memory circuit 42, which is constituted by an IC in which four flip-flop circuits are housed in one package. Further, a clock pulse C P is supplied to the clock terminal of this memory circuit 42 . moreover,
The output Q1 of the D flip-flop circuit 31 and the output Q1 of the D flip-flop circuit 32 are supplied to an exclusive OR gate 43, from which the signal
A pulse L P (FIG. 8 J) is obtained which is at a low level for a period of one clock pulse C P from each of the rising and falling edges of D O.
This is supplied to the enable terminal of circuit 42.
Therefore, a signal S W (FIG. 8I) similar to the signal Q 1 is obtained from the first output terminal of the memory circuit 42. Then, the inverted signal W is sent to the switch circuit 4.
1 as the switching signal, and this switch circuit 41 is switched to the input end of the output of the amplifier 15 during the high level period of the signal W , and to the input end of the output of the amplifier 16 during the low level period. . In other words, the output signal D O is "1"
During a certain period (actually, a period shifted by one clock from this), a negative peak hold voltage E M is obtained from the switch circuit 41, and during a period when the output signal D O is "0" (similarly, in reality, this is a period shifted by one clock). During a period shifted by one clock from the current period), a positive peak hold voltage E P is obtained from the switch circuit 41 and is supplied to the gain control circuit 44 . This gain control circuit 44
is an amplifier 441, a gain selector 442, and a plurality of resistors for gain control, eight resistors in this example.
The eight resistors Z 1 to Z 8 are appropriately selected, for example, alternatively, by a 3-bit signal supplied to the selector terminal of the gain selector 442, thereby changing the gain. has been done.
ゲインを変えるための３ビツトのデータは、信
号DOのランレングスが測定され、その長さに応
じて形成される。 The run length of the signal D O is measured and the 3-bit data for changing the gain is formed according to the length.
すなわち、５０はランレングスの測定回路で、
この例では８ビツトのカウンタで構成するが、こ
の８ビツトのカウンタは下位４ビツト用のカウン
タ５１と、上位４ビツト用のカウンタ５２とで構
成される。そして、これら２個のカウンタ５１及
び５２の入力クロツクとしてはクロツクパルス
CPが供給される。また、イクスクルーシブオア
ゲート４３よりの信号DOの立ち上がり及び立ち
下がり時に得られるパルスLPが各カウンタ５１
及び５２のロード端子に供給されて、これにより
８ビツトのカウンタが初期値にプリセツトされ
る。したがつて、カウンタ５１及び５２では、パ
ルスLPの隣り合うパルス間の期間の間、クロツ
クパルスCPが初期値からカウントされることに
なる。つまり、パルスLPの直前のカウント値は
ランレングスに応じた値となつている。 In other words, 50 is a run length measurement circuit;
In this example, the counter is composed of an 8-bit counter, and this 8-bit counter is composed of a counter 51 for the lower 4 bits and a counter 52 for the upper 4 bits. The input clock for these two counters 51 and 52 is a clock pulse.
C P is supplied. In addition, the pulse L P obtained at the rising and falling edges of the signal D O from the exclusive OR gate 43 is transmitted to each counter 51.
and 52 load terminals, thereby presetting the 8-bit counter to its initial value. Therefore, the counters 51 and 52 count the clock pulses CP from their initial values during the period between adjacent pulses LP . In other words, the count value immediately before the pulse L P is a value that corresponds to the run length.
そして、この例においては、初期値はカウント
値「148」の状態とされる。そして、下位４ビツ
ト用のカウンタ５１の最上位ビツトの出力QDと、
上位４ビツト用のカウンタ５２の最上位ビツトを
除く３ビツトの出力QA，QB，QCとから、前述の
３ビツトのゲインセレクトデータが形成される。 In this example, the initial value is the count value "148". Then, the output Q D of the most significant bit of the counter 51 for the lower 4 bits,
The aforementioned 3-bit gain select data is formed from the 3-bit output Q A , Q B , Q C excluding the most significant bit of the counter 52 for the upper 4 bits.
つまり、出力QCがアンドゲート４５，４６，
４７に供給されるとともに、出力QBがアンドゲ
ート４５に、出力QAがアンドゲート４６に、出
力QDがアンドゲート４７に、それぞれ供給され、
アンドゲート４５，４６，４７の出力が、それぞ
れ記憶回路４２の第２、第３、第４のＤ端子に供
給される。そして、この記憶回路４２ではイネー
ブル端子に供給されるパルスLPがローレベルで
ある期間にクロツクパルスCPが供給されたとき、
第１〜第４のＤ端子に供給されている信号が読み
込まれて第１〜第４の出力端にその信号が得られ
る。 In other words, the output Q C is AND gate 45, 46,
47, the output Q B is supplied to the AND gate 45, the output Q A is supplied to the AND gate 46, and the output Q D is supplied to the AND gate 47.
The outputs of the AND gates 45, 46, and 47 are supplied to the second, third, and fourth D terminals of the memory circuit 42, respectively. In this memory circuit 42, when the clock pulse C P is supplied while the pulse L P supplied to the enable terminal is at a low level,
The signals supplied to the first to fourth D terminals are read and the signals are obtained at the first to fourth output terminals.
この記憶回路４２の第２〜第４の出力端に得ら
れる信号はそれぞれ反転されてゲインセレクタ４
２２のセレクト端子に供給される。 The signals obtained at the second to fourth output terminals of the memory circuit 42 are inverted and sent to the gain selector 4.
22 select terminals.
この例の場合、データのランレングスがちよう
ど１ビツトであるとき、そのランレングスを1T
とすると、ランレングスとカウント値の関係は第
６図の左側に示すようにされる。つまり、初期値
のランレングスは0Tでカウント値「148」、ラン
レングス1.5Tはカウント値「196」、ランレング
ス2Tはカウント値「212」、ランレングス2.5Tは
カウント値「225」、ランレングス3Tはカウント
値「244」とされる。そして、３ビツトのデータ
とカウント値との関係も同図に示す通りで、
「000」はカウント値「199」以下、「001」はカウ
ント値「200」から「207」まで、「010」はカウン
ト値「208」から「215」まで、……となる。そし
て、スイツチ回路４１よりの信号に対するゲイン
は第６図にも示したように、ランレングスが長く
なるほどゲインが小さくなるようにセレクタ４４
２にて選択される。 In this example, when the run length of the data is approximately 1 bit, the run length is set to 1T.
Then, the relationship between run length and count value is as shown on the left side of FIG. In other words, the initial value of run length is 0T and count value "148", run length 1.5T is count value "196", run length 2T is count value "212", run length 2.5T is count value "225", run length 3T is assumed to have a count value of "244". The relationship between the 3-bit data and the count value is also as shown in the same figure.
"000" is the count value "199" or less, "001" is the count value "200" to "207", "010" is the count value "208" to "215", and so on. As shown in FIG. 6, the gain for the signal from the switch circuit 41 is controlled by the selector 44 so that the longer the run length, the smaller the gain.
Selected in 2.
この場合、測定回路５０ではランレングスは信
号DOのそれが実時間で測定されるのに対し、ス
イツチ回路４１は信号DOがほぼ反転された状態
の信号Wによつて信号DOのローレベルの期間は
正ピークホールド出力側入力端に、信号DOのハ
イレベルの期間は負ピークホールド出力側入力端
に、それぞれ切り換えられるので、スイツチ回路
４１の出力に得られる正及び負ピークホールド出
力は、それぞれデータのランレングス分ずつ遅れ
て取り出されることになる。したがつて、測定回
路５０で、実時間で測定されたランレングスに応
じてゲイン制御回路４４のゲインが、前述のよう
にランレングスが短いほど大きくなるようにされ
る。そして、その後そのランレングスの正あるい
は負ピークホールド電圧がこのゲイン制御回路４
４に供給されることになり、これにより回路４４
よりはランレングスの長短にかかわらず振幅一定
の出力信号SII（第８図Ｋ）が得られる。この場
合、アンプ４４１は反転アンプであるので、出力
信号SIIは負極性であるとともに正ピークホール
ド値EPCと負ピークホールド値EMCとは逆転してい
る。 In this case, the measurement circuit 50 measures the run length of the signal D O in real time, while the switch circuit 41 uses the signal W , which is an almost inverted version of the signal D O , to determine the run length of the signal D O. The level period is switched to the positive peak hold output side input terminal, and the high level period of the signal D O is switched to the negative peak hold output side input terminal, so that the positive and negative peak hold outputs obtained at the output of the switch circuit 41 are switched. are respectively retrieved with a delay of the data run length. Therefore, the gain of the gain control circuit 44 is set in accordance with the run length measured in real time by the measurement circuit 50 so that the shorter the run length is, the larger the gain is, as described above. After that, the positive or negative peak hold voltage of that run length is determined by the gain control circuit 4.
4, which causes the circuit 44
Therefore, an output signal S II (K in FIG. 8) whose amplitude is constant regardless of the length of the run length can be obtained. In this case, since the amplifier 441 is an inverting amplifier, the output signal S II has a negative polarity, and the positive peak hold value E PC and the negative peak hold value E MC are reversed.
こうして得られた出力信号SIIはバツフアアン
プ６０を通じて第２の正及び負ピークホールド回
路２０に供給される。この回路２０において、抵
抗R〓、ダイオードD〓、コンデンサC〓、抵抗R〓〓に
て正ピークホールド回路２１が構成され、抵抗
R〓、ダイオードD〓と逆向きのダイオードD〓、コ
ンデンサC〓、抵抗R〓〓にて負ピークホールド回路
２２が構成される。 The output signal S II thus obtained is supplied to the second positive and negative peak hold circuit 20 through the buffer amplifier 60. In this circuit 20, a positive peak hold circuit 21 is composed of a resistor R〓, a diode D〓, a capacitor C〓, and a resistor R〓.
A negative peak hold circuit 22 is constituted by R〓, diode D〓 having the opposite direction to diode D〓, capacitor C〓, and resistor R〓.
そして、正ピークホールド回路２１の出力電圧
と負ピークホールド回路２２の出力電圧はそれぞ
れバツフアアンプ２３及び２４を通じて得られ
る。そしてこれらアンプ２３及び２４の出力は大
きさの等しい抵抗６１及び６２にて１：１で加算
され、この加算出力がアンプ６を通じた入力信号
SIに加算される。この加算出力はランレングスに
かかわらず振幅一定とされた信号から得たので入
力信号SIに対する正しいスレツシヨールド電圧
VTTであるが、逆極性となつている。したがつ
て、これが入力信号SIに加算されれば、その加算
出力としてはスレツシヨールド電圧の部分が零ボ
ルトとされた信号が得られ、これが比較回路７に
供給されることになる。したがつて、出力信号
DOは正しくデータが抜き取られた状態の信号と
なる。 The output voltage of the positive peak hold circuit 21 and the output voltage of the negative peak hold circuit 22 are obtained through buffer amplifiers 23 and 24, respectively. The outputs of these amplifiers 23 and 24 are added at a ratio of 1:1 by resistors 61 and 62 of equal size, and this added output is the input signal through amplifier 6.
Added to S I. This addition output is obtained from a signal whose amplitude is constant regardless of the run length, so the correct threshold voltage for the input signal S I is obtained.
V TT , but with reverse polarity. Therefore, when this is added to the input signal S I , a signal in which the threshold voltage portion is set to zero volts is obtained as the addition output, and this is supplied to the comparator circuit 7. Therefore, the output signal
D O is a signal indicating that data has been correctly extracted.
なお、この例の場合、第１正及び負ピークホー
ルド回路１０の入力としては、入力信号SIから第
２のピークホールド回路２０の出力信号から得た
スレツシヨールド電圧VTTが差し引かれたものが
供給されることになるため、アンプ２３及び２４
の出力が抵抗６３及び６４にて同様に１：１で加
算され、その加算出力、すなわち、スレツシヨー
ルド電圧VTTがアンプ６０の入力端に加えられて
いる。 In this example, the input signal of the first positive and negative peak hold circuit 10 is supplied by subtracting the threshold voltage V TT obtained from the output signal of the second peak hold circuit 20 from the input signal S I. amplifiers 23 and 24.
The outputs of the amplifier 60 are similarly added at a ratio of 1:1 by the resistors 63 and 64, and the added output, that is, the threshold voltage VTT, is applied to the input terminal of the amplifier 60.
以上のようにしてこの発明においてはデータの
ランレングスによつて入力データの振幅が変化し
ても、そのランレングスの長さに応じて入力信号
のピーク値を補正して振幅は一定となるようにし
たのでデータの正確な抜き取りができるものであ
る。 As described above, in this invention, even if the amplitude of input data changes depending on the run length of the data, the peak value of the input signal is corrected according to the length of the run length so that the amplitude remains constant. This makes it possible to extract data accurately.
したがつて、記録媒体又は伝送媒体の周波数特
性が第４図のように高域の特性が劣化するような
ものであつても、高密度で記録又は伝送ができ
る。 Therefore, even if the frequency characteristics of the recording medium or transmission medium are such that the high frequency characteristics deteriorate as shown in FIG. 4, high-density recording or transmission is possible.
つまり、第３図の抜き取り回路を用いたとき
は、ランレングスによつて振幅が変わらないよう
な記録密度あるいは伝送密度にしなければならな
いが、この発明による抜き取り回路によれば、第
３図の例の２倍以上の高密度記録及び伝送が可能
になるものである。 In other words, when using the extraction circuit shown in FIG. 3, the recording density or transmission density must be set so that the amplitude does not change depending on the run length, but according to the extraction circuit according to the present invention, the example shown in FIG. This enables high-density recording and transmission that is more than twice as high.
第１図及び第２図はこの発明の説明のための波
形図、第３図は先に提案されたデータ抜き取り回
路の一例の接続図、第４図及び第５図はこの発明
の説明のための周波数特性図及び波形図、第６図
はこの発明の一例の動作の説明のための図、第７
図はこの発明によるデータ抜き取り回路の一例の
接続図、第８図はその動作の説明のための波形図
である。
７はレベル比較回路、１０は第１の正及び負ピ
ークホールド回路、２０は第２の正及び負ピーク
ホールド回路、４０は振幅補正回路、５０はラン
レングスの測定回路である。
1 and 2 are waveform diagrams for explaining this invention, FIG. 3 is a connection diagram of an example of the data extracting circuit proposed earlier, and FIGS. 4 and 5 are for explaining this invention. FIG. 6 is a diagram for explaining the operation of an example of the present invention, and FIG. 7 is a diagram for explaining the operation of an example of the present invention.
The figure is a connection diagram of an example of the data extraction circuit according to the present invention, and FIG. 8 is a waveform diagram for explaining its operation. 7 is a level comparison circuit, 10 is a first positive and negative peak hold circuit, 20 is a second positive and negative peak hold circuit, 40 is an amplitude correction circuit, and 50 is a run length measurement circuit.
Claims (1)
ホールド回路と、この第１の正及び負ピークホー
ルド回路から出力される信号が供給される振幅補
正回路と、この振幅補正回路によつて振幅が補正
された信号が供給される第２の正及び負ピークホ
ールド回路と、この第２の正及び負ピークホール
ド回路から出力される信号を互いに加算して得ら
れた信号と上記入力信号とを比較してデータを抜
き取るためのレベル比較回路と、このレベル比較
回路から出力されるデータが供給されるランレン
グス測定回路とを有し、このランレングス測定回
路から出力される上記データのランレングスに対
応する信号によつて上記振幅補正回路が制御され
るようにされたデータ抜き取り回路。1 A first positive and negative peak hold circuit to which an input signal is supplied, an amplitude correction circuit to which a signal output from the first positive and negative peak hold circuit is supplied, and an amplitude correction circuit by which the amplitude is a second positive and negative peak hold circuit to which the corrected signal is supplied; a signal obtained by adding together the signals output from the second positive and negative peak hold circuit; and the input signal. It has a level comparison circuit for comparing and extracting data, and a run length measurement circuit to which the data output from this level comparison circuit is supplied, and the run length of the data output from this run length measurement circuit is A data extraction circuit, wherein the amplitude correction circuit is controlled by a corresponding signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12644080A JPS5752227A (en) | 1980-09-11 | 1980-09-11 | Data sampling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12644080A JPS5752227A (en) | 1980-09-11 | 1980-09-11 | Data sampling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752227A JPS5752227A (en) | 1982-03-27 |
| JPH0345474B2 true JPH0345474B2 (en) | 1991-07-11 |
Family
ID=14935251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12644080A Granted JPS5752227A (en) | 1980-09-11 | 1980-09-11 | Data sampling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752227A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10010262B2 (en) | 2015-09-30 | 2018-07-03 | Kabushiki Kaisha Toshiba | Impedance measuring circuit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5993735A (en) * | 1982-11-19 | 1984-05-30 | Mitsui Petrochem Ind Ltd | Coating curing resin composition |
| JPS5993734A (en) * | 1982-11-19 | 1984-05-30 | Mitsui Petrochem Ind Ltd | Coating curing resin composition |
| JPS5993733A (en) * | 1982-11-19 | 1984-05-30 | Mitsui Petrochem Ind Ltd | Curing resin composition for coating |
| JPS59107410A (en) * | 1982-12-08 | 1984-06-21 | Matsushita Electric Ind Co Ltd | Digital signal circuit |
| JPH0294177A (en) * | 1988-09-30 | 1990-04-04 | Yokogawa Electric Corp | Data pulse reproduction circuit |
-
1980
- 1980-09-11 JP JP12644080A patent/JPS5752227A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10010262B2 (en) | 2015-09-30 | 2018-07-03 | Kabushiki Kaisha Toshiba | Impedance measuring circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752227A (en) | 1982-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920003447B1 (en) | Schmittrigger circuit | |
| US4385328A (en) | Data extracting circuit | |
| US4163909A (en) | Peak detecting circuitry and dual threshold circuitry therefor | |
| US4644420A (en) | Circuit and methodology for reading and tracking binary data from magnetic tape independently of the data pattern on the tape | |
| JPS59112747A (en) | Binary data receiver | |
| JPH0330338B2 (en) | ||
| US6009534A (en) | Fractional phase interpolation of ring oscillator for high resolution pre-compensation | |
| US4611183A (en) | Digital decorrelating random data generator | |
| JPH0345474B2 (en) | ||
| US3879672A (en) | Digital automatic gain control circuit | |
| US4979189A (en) | Self-timing qualification channel | |
| US5646562A (en) | Phase synchronization circuit, one-shot pulse generating circuit and signal processing system | |
| US3217183A (en) | Binary data detection system | |
| EP0501481A2 (en) | Current controller | |
| US4787094A (en) | Apparatus for transmitting digital signal | |
| US4398154A (en) | Read channel gate generator with self-adjusting pulse width compensator | |
| US4806792A (en) | Differential amplifier circuit | |
| US4188620A (en) | Phase decoder | |
| US5673046A (en) | Analog-to-digital conversion circuit for use in information reproduction apparatuses | |
| US5712581A (en) | Full differential data qualification circuit for sensing a logic state | |
| US4281291A (en) | Arrangement for detecting the binary values of bit cells having center transitions subject to phase distortion | |
| US7146518B2 (en) | Filter circuit with automatic adjustment of cutoff frequency via average signal values | |
| JPH0441531B2 (en) | ||
| JP2697647B2 (en) | Recording signal compensation circuit | |
| KR880002694B1 (en) | Signal detecting apparatus |