JPH0438829A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH0438829A JPH0438829A JP14697390A JP14697390A JPH0438829A JP H0438829 A JPH0438829 A JP H0438829A JP 14697390 A JP14697390 A JP 14697390A JP 14697390 A JP14697390 A JP 14697390A JP H0438829 A JPH0438829 A JP H0438829A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 115
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 115
- 230000001681 protective effect Effects 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 229910020175 SiOH Inorganic materials 0.000 claims abstract description 12
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 55
- 239000007789 gas Substances 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 20
- 238000005229 chemical vapour deposition Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 17
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 15
- 229910000077 silane Inorganic materials 0.000 claims description 15
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 239000001272 nitrous oxide Substances 0.000 claims description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 39
- 239000011347 resin Substances 0.000 abstract description 18
- 229920005989 resin Polymers 0.000 abstract description 18
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 238000000465 moulding Methods 0.000 abstract description 5
- 238000010030 laminating Methods 0.000 abstract 1
- 239000003566 sealing material Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 209
- 239000010410 layer Substances 0.000 description 56
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000006482 condensation reaction Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 1
- 229910008051 Si-OH Inorganic materials 0.000 description 1
- 229910006358 Si—OH Inorganic materials 0.000 description 1
- OSLGUGPHJWPLED-UHFFFAOYSA-N [O].[O-][N+]#N Chemical compound [O].[O-][N+]#N OSLGUGPHJWPLED-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 1
- ZUEKXCXHTXJYAR-UHFFFAOYSA-N tetrapropan-2-yl silicate Chemical compound CC(C)O[Si](OC(C)C)(OC(C)C)OC(C)C ZUEKXCXHTXJYAR-UHFFFAOYSA-N 0.000 description 1
- WVLBCYQITXONBZ-UHFFFAOYSA-N trimethyl phosphate Chemical compound COP(=O)(OC)OC WVLBCYQITXONBZ-UHFFFAOYSA-N 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、一般に半導体装置に関するものであり、よ
り特定的には、素子が水分、応力等の外部環境により変
化を起こさないようにするために素子表面部に保護絶縁
膜が被覆されてなる半導体装置に関するものである。こ
の発明は、さらにそのような半導体装置の製造方法に関
するものである。[Detailed Description of the Invention] [Industrial Field of Application] This invention generally relates to semiconductor devices, and more specifically, to preventing elements from changing due to external environments such as moisture and stress. The present invention relates to a semiconductor device in which the surface of the element is coated with a protective insulating film. The invention further relates to a method of manufacturing such a semiconductor device.
［従来の技術］
半導体装置は、通常、半導体基板上に素子が形成された
後、素子が水分・応力等の外部環境により変化を起こさ
ないようにするために、素子表面部に保護絶縁膜が被覆
され、さらに、モールド樹脂パッケージやセラミック・
パッケージに収められる。[Prior Art] In a semiconductor device, after an element is formed on a semiconductor substrate, a protective insulating film is usually formed on the surface of the element to prevent the element from being changed by external environment such as moisture and stress. In addition, molded resin packages and ceramic
It can be placed in a package.
第９図は、従来のモールド樹脂封止型パッケージの半導
体装置の断面図である。第１０図は、第９図におけるＡ
部分の拡大図である。FIG. 9 is a cross-sectional view of a conventional molded resin-sealed package semiconductor device. Figure 10 shows A in Figure 9.
It is an enlarged view of a part.
第９図を参照して、チップ２１がダイパッド部２３ａの
上に載置されている。チップ２１には、素子が形成され
ている。チップ２１の電極とリード部２３ｂは、ボンデ
ィングワイヤ２４によって電気的に接続されている。ダ
イパッド部２３ａとリード部２３ｂとを併せて、リード
フレーム２３と呼ばれている。チップ２１の上には、保
護絶縁膜５が形成されている。チップ２１は、モールド
樹脂封止材２５によって封止されている。Referring to FIG. 9, chip 21 is placed on die pad portion 23a. Elements are formed on the chip 21. The electrodes of the chip 21 and the lead portions 23b are electrically connected by bonding wires 24. The die pad portion 23a and the lead portions 23b are collectively called a lead frame 23. A protective insulating film 5 is formed on the chip 21 . The chip 21 is sealed with a mold resin sealant 25.
第１０図を参照して、上述のチップの構造をさらに詳細
に説明する。ここでは、ＤＲＡＭ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デ
バイスを例にとり説明する。シリコン半導体基板１の表
面に、ＤＲＡＭ素子２（スタックセル）が形成されてい
る。ＤＲＡＭ素子２上には、第１の絶縁膜３が堆積され
ている。第１の絶縁膜３の上には、第１の配線４が形成
されている。第１の配線４を覆うように、保護絶縁膜５
が堆積されている。保護絶縁膜５には、ポンディングパ
ッド部６を露出させるための開口部５ａが設けられてい
る。ポンディングパッド６には、外部リード２３ｂと第
１の配線４を接続するためのボンディングワイヤ２４が
接続されている。Referring to FIG. 10, the structure of the above chip will be explained in more detail. Here, DRAM (Dynamic
This will be explained using a Random Access Memory (Random Access Memory) device as an example. A DRAM element 2 (stack cell) is formed on the surface of a silicon semiconductor substrate 1. A first insulating film 3 is deposited on the DRAM element 2 . A first wiring 4 is formed on the first insulating film 3. A protective insulating film 5 is formed to cover the first wiring 4.
is deposited. The protective insulating film 5 is provided with an opening 5 a for exposing the bonding pad portion 6 . A bonding wire 24 for connecting the external lead 23b and the first wiring 4 is connected to the bonding pad 6.
次に、第１０図に示すＤＲＡＭデノくイスの製造方法を
、第１１Ａ図〜第１１Ｆ図を参照しながら、説明する。Next, a method for manufacturing the DRAM device shown in FIG. 10 will be described with reference to FIGS. 11A to 11F.
なお、配線構造としては、多結晶シリコン配線、高融点
金属シリサイド配線、高融点金属配線、アルミ配線など
からなる多層配線構造が一般的であるが、ここでは、話
を簡単にするために、配線構造は単層とし、第１０図に
おける第１の配線４がアルミ配線である場合について説
明する。Note that the wiring structure is generally a multilayer wiring structure consisting of polycrystalline silicon wiring, high-melting point metal silicide wiring, high-melting point metal wiring, aluminum wiring, etc., but here, for the sake of simplicity, the wiring The case where the structure is a single layer and the first wiring 4 in FIG. 10 is an aluminum wiring will be described.
第１１Ａ図を参照して、シリコン半導体基板１の表面に
、素子分離用酸化膜３０１、トランスファゲート電極３
０２、不純物拡散層３０３、ワード線３０４、記憶ノー
ド３０５、キャパシタ絶縁膜３０６およびセルプレート
３０７から構成されたＤ ＲＡ Ｍ素子（スタックセル
）２を形成する。Referring to FIG. 11A, an oxide film 301 for element isolation and a transfer gate electrode 3 are formed on the surface of a silicon semiconductor substrate 1.
02, a DRAM element (stacked cell) 2 is formed, which includes an impurity diffusion layer 303, a word line 304, a storage node 305, a capacitor insulating film 306, and a cell plate 307.
次に、第１１Ｂ図を参照して、ＤＲＡＭ素子２の形成さ
れたシリコン半導体基板１の上に第１の絶縁膜３を堆積
する。その後、第１の絶縁膜３中に、写真製版とエツチ
ング法を用いて、所望の部分にコンタクト孔３０８を形
成する。次に、ビット線として、第１の配線４であるア
ルミ配線を形成する。アルミ配線４はポンディングパッ
ド部６を含む。Next, referring to FIG. 11B, a first insulating film 3 is deposited on the silicon semiconductor substrate 1 on which the DRAM element 2 is formed. Thereafter, a contact hole 308 is formed in a desired portion in the first insulating film 3 using photolithography and etching. Next, an aluminum wiring, which is the first wiring 4, is formed as a bit line. The aluminum wiring 4 includes a bonding pad portion 6.
第１１Ｃ図を参照して、第１の配線、４を覆うように、
シリコン半導体基板１の上に、たとえば、シラン（Ｓｉ
Ｈ４）と亜酸化窒素（Ｎ２０）ガスを用い、３００〜４
００℃の膜堆積温度で、プラズマを用いた化学気相成長
法（ＣＶＤ法）により、保護絶縁膜５であるシリコン酸
化膜を堆積する。Referring to FIG. 11C, so as to cover the first wiring 4,
For example, silane (Si
H4) and nitrous oxide (N20) gas, 300-4
A silicon oxide film, which is the protective insulating film 5, is deposited at a film deposition temperature of 00° C. by chemical vapor deposition (CVD) using plasma.
第１１Ｄ図を参照して、写真製版およびエツチング法を
用いて、保護絶縁膜５中に、ワイヤボンディングを行な
うためのホンディングパッド部６を露出させるための開
口部５ａを形成する。Referring to FIG. 11D, an opening 5a for exposing a bonding pad portion 6 for wire bonding is formed in the protective insulating film 5 using photolithography and etching.
第９図および第１１Ｅ図を参照して、素子の形成された
半導体基板１をダイシングにより、半導体チップ２１と
して切り比す。その後、半導体チップ２１を、リードフ
レーム２３のダイパッド部２３ａに半田や導電性樹脂を
用いて接着する。次に、ボンディングパット部６とリー
ドフレームのリード部２３ｂを、ボンディングワイヤ２
４で接続する。Referring to FIGS. 9 and 11E, the semiconductor substrate 1 on which the elements are formed is cut into semiconductor chips 21 by dicing. Thereafter, the semiconductor chip 21 is bonded to the die pad portion 23a of the lead frame 23 using solder or conductive resin. Next, the bonding pad portion 6 and the lead portion 23b of the lead frame are connected to the bonding wire 2.
Connect with 4.
第１１Ｆ図を参照して、最後に、モールド樹脂２５によ
り、全体をパッケージする。Referring to FIG. 11F, finally, the whole is packaged with mold resin 25.
［発明が解決しようとする課題］
従来のモールド樹脂封止型パッケージ半導体装置は以上
のように構成されており、以下に述べる問題点があった
。[Problems to be Solved by the Invention] The conventional molded resin-sealed packaged semiconductor device is configured as described above, and has the following problems.
半導体装置の高機能化に伴い、第１２図を参照して、半
導体チップ２１の面積はますます大きくなる傾向にある
。このような大面積半導体チップをパッケージする場合
、図示のごとく、モールド樹脂２５の収縮応力２６が問
題を引き起こすようになる。すなわち、モールド樹脂２
５の収縮応力２６が半導体チップ２１の表面に加わるこ
とにより、第１３図（東１２図におけるＡ部拡大図）に
示すように、第１の配線４（アルミ配線）の機械的変形
（アルミ配線のスライド現象）が起こり、これに伴って
、保護絶縁膜５にクラック８が発生する。保護絶縁膜５
にこのようなりラック８が発生すると、外部からモール
ド樹脂２５を通って進入してくる水分９が第１の配線４
にまで達し、該第１の配線４を腐食させる。このような
腐食部分１０は、半導体装置の耐湿性等の信頼性レヘル
を低下させ、問題であった。As semiconductor devices become more sophisticated, the area of semiconductor chip 21 tends to become larger and larger, as shown in FIG. 12. When packaging such a large-area semiconductor chip, the shrinkage stress 26 of the molding resin 25 causes a problem, as shown in the figure. That is, mold resin 2
5 is applied to the surface of the semiconductor chip 21, the first wiring 4 (aluminum wiring) is mechanically deformed (aluminum wiring) as shown in FIG. (sliding phenomenon) occurs, and along with this, cracks 8 occur in the protective insulating film 5. Protective insulating film 5
When the rack 8 is generated like this, the moisture 9 entering from the outside through the molded resin 25 is absorbed into the first wiring 4.
and corrodes the first wiring 4. Such a corroded portion 10 is a problem because it lowers the reliability level of the semiconductor device, such as moisture resistance.
このような問題点を解決する方法として、第１の配線４
の段差部の機械的強度をモールド樹脂２５の収縮応力２
６に耐え得るまで大きくすることが考えられる。しかし
ながら、従来の手段を用いて堆積したシラン系シリコン
酸化膜では、第１４Ａ図に示すように、第１の配線４の
段差部３１において、シリコン酸化膜３０のステップカ
バレッジが悪く、解決策として用いることはできなかっ
た。As a method to solve such problems, the first wiring 4
The mechanical strength of the stepped portion is determined by the shrinkage stress 2 of the mold resin 25.
It is conceivable to increase the size until it can withstand 6. However, with the silane-based silicon oxide film deposited using conventional means, the step coverage of the silicon oxide film 30 is poor at the stepped portion 31 of the first wiring 4, as shown in FIG. I couldn't do that.
また、有機シラン、たとえばテトラエトキシシラン（以
下、ＴＥＯＳという）と酸素を用いたプラズマＣＶＤ・
シリコン酸化膜の場合でも、第１４Ｂ図のように、第１
の配線４の段差部３３でのシリコン酸化膜３２のステッ
プカバレッジはシラン系シリコン酸化膜（第１４Ａ図）
よりは若干よいものの、十分ではない。In addition, plasma CVD using organic silane, such as tetraethoxysilane (hereinafter referred to as TEOS) and oxygen,
Even in the case of a silicon oxide film, as shown in FIG. 14B, the first
The step coverage of the silicon oxide film 32 at the stepped portion 33 of the wiring 4 is a silane-based silicon oxide film (FIG. 14A).
Although it is slightly better, it is not good enough.
段差部のステップカバレッジから見れば、第１４Ｃ図に
示す、有機シラン、たとえばＴＥＯＳとオゾンを用いた
熱ＣＶＤ・シリコン酸化膜３４が優れている。この膜は
、基板表面での化学気相反応（表面縮合化反応という）
が主であるため、非常に良好なステップカバレッジを有
スル。In terms of the step coverage of the stepped portion, the thermal CVD silicon oxide film 34 using organic silane such as TEOS and ozone as shown in FIG. 14C is excellent. This film is produced by a chemical vapor phase reaction (referred to as surface condensation reaction) on the substrate surface.
Mainly because it has very good step coverage.
ここで、表面縮合化反応について簡単に説明しておく。Here, the surface condensation reaction will be briefly explained.
第１．４ Ｄ図に、横巾らによって提案されている表面
縮合化反応のモデルを示す（第１２回ＶＬＳＩフォーラ
ム：平坦化膜形成とＣＶＤ材料）。図を参照して、ＴＥ
ＯＳと０３が基板１の表面近くまで到達する。０３の働
きにより、ＴＥＯＳの重合体５０ができる。ＴＥＯＳの
重合体５０は、基板１の表面に吸着され、さらに他のＴ
ＥＯＳの重合体５０が結び付いて、大きな分子量の重合
体か作られる。大きな分子量の重合体は液体に似た挙動
を示し、表面張力により移動し、段差部に溜まりやすく
なる。結果として、ステップカバレッジ性のよい膜３４
が得られるのである。Figure 1.4 D shows a model of the surface condensation reaction proposed by Yokotoba et al. (12th VLSI Forum: Planarization film formation and CVD materials). Referring to the figure, T.E.
OS and 03 reach near the surface of substrate 1. By the action of 03, a TEOS polymer 50 is formed. The TEOS polymer 50 is adsorbed on the surface of the substrate 1, and further
The EOS polymers 50 are combined to create a large molecular weight polymer. Large molecular weight polymers behave like liquids, move due to surface tension, and tend to accumulate at stepped areas. As a result, the film 34 has good step coverage.
is obtained.
表面縮合化反応により得たシリコン酸化膜は良好なステ
ップカバレッジ性を示すが１、第１４Ｃ図に示すように
、膜厚が厚くなると膜自身の収縮応力により、クラック
３５が発生しやすいという問題点があり、この用途には
使えなかった。The silicon oxide film obtained by surface condensation reaction shows good step coverage, but as shown in Fig. 14C, the problem is that cracks 35 are likely to occur as the film becomes thicker due to the shrinkage stress of the film itself. , so it could not be used for this purpose.
この発明は、上記のような問題点を解決するためになさ
れたもので、モールド樹脂の収縮応力に耐え得るように
改良された保護絶縁膜を有する、半導体装置およびその
製造方法を提供することにある。The present invention was made to solve the above-mentioned problems, and it is an object of the present invention to provide a semiconductor device and a method for manufacturing the same, which have a protective insulating film that is improved to withstand the shrinkage stress of a mold resin. be.
「課題を解決するための手段］
上記目的を達成するために、この発明に従う半導体装置
は、素子が水分、応力等の外部環境により変化を起こさ
ないようにするために素子表面部に保護絶縁膜が被覆さ
れてなるものである。当該半導体装置は、上記素子が形
成された半導体基板と、当該半導体装置の最上層部に設
けられた配線パターンと、上記配線パターンを被覆する
ように上記半導体基板の上に堆積された保護絶縁膜と、
を備えている。保護絶縁膜は、膜中にＳｉＯＨ結合をほ
とんど含゛まない第１のシリコン酸化膜層と、膜中に上
記第１のシリコン酸化膜層よりもＳｉＯＨ結合をより多
く含む第２のシリコン酸化膜層と、を含む。上記第１の
シリコン酸化膜層と上記第２のシリコン酸化膜層とは交
互に積層されている。"Means for Solving the Problems" In order to achieve the above object, the semiconductor device according to the present invention includes a protective insulating film on the surface of the element in order to prevent the element from being changed by external environments such as moisture and stress. The semiconductor device includes a semiconductor substrate on which the element is formed, a wiring pattern provided in the uppermost layer of the semiconductor device, and the semiconductor substrate covering the wiring pattern. a protective insulating film deposited on the
It is equipped with The protective insulating film includes a first silicon oxide film layer containing almost no SiOH bonds in the film, and a second silicon oxide film containing more SiOH bonds in the film than the first silicon oxide film layer. and a layer. The first silicon oxide film layer and the second silicon oxide film layer are alternately stacked.
この発明で用いられる第１のシリコン酸化膜は、有機シ
ランと酸素または亜酸化窒素を主成分とするガスを用い
、プラズマを利用した化学気相成長法で堆積されるのが
好ましい。第２のシリコン酸化膜は、上記のガスにオゾ
ンを添加し、プラズマを利用した化学気相成長法で堆積
されるのが好ましい。The first silicon oxide film used in the present invention is preferably deposited by chemical vapor deposition using plasma using a gas containing organic silane and oxygen or nitrous oxide as main components. The second silicon oxide film is preferably deposited by chemical vapor deposition using plasma by adding ozone to the above gas.
この発明の他の局面に従う方法は、素子が水分、応力等
の外部環境により変化を起こさないようにするために素
子表面部に保護絶縁膜が被覆されてなる半導体装置の製
造方法にかかるものである。A method according to another aspect of the present invention relates to a method of manufacturing a semiconductor device in which the surface of the element is coated with a protective insulating film to prevent the element from being changed by external environments such as moisture and stress. be.
まず、半導体基板に素子が形成される。半導体基板の上
に最上層部の配線パターンが形成される。First, elements are formed on a semiconductor substrate. A wiring pattern for the uppermost layer is formed on the semiconductor substrate.
配線パターンを含む上記半導体基板の上に、有機シラン
と酸素または亜酸化窒素を含む混合ガスを用いて、プラ
ズマ化学気相成長法により、第１のシリコン酸化膜が堆
積される。第１のシリコン酸化膜の上に、上記混合ガス
にオゾンガスを添加してなるガスを用いて、プラズマ化
学気相成長法により、第２のシリコン酸化膜が堆積され
る。A first silicon oxide film is deposited on the semiconductor substrate including the wiring pattern by plasma chemical vapor deposition using a mixed gas containing organic silane and oxygen or nitrous oxide. A second silicon oxide film is deposited on the first silicon oxide film by plasma chemical vapor deposition using a gas obtained by adding ozone gas to the above-mentioned mixed gas.
［作用］
この発明にかかる半導体装置によれば、保護絶縁膜は、
膜中にＳｉＯＨ結合をほとんど含まない第１のシリコン
酸化膜層と、膜中に上記第１のシリコン酸化膜層よりも
ＳｉＯＨ結合をより多く含む第２のシリコン酸化膜層と
、を含んでいる。第１のシリコン酸化膜層は、ＳｉＯＨ
結合をほとんど含まないため、膜質（絶縁性、熱的安定
性）が良好である。一方、第２のシリコン酸化膜層は、
上述の表面縮合化反応により得られるものであり、膜中
に上記第１のシリコン酸化膜層よりもＳｉＯＨ結合をよ
り多く含むが、ステップカバレッジ性に優れる。これら
の性質を有する第１のシリコン酸化膜層と第２のシリコ
ン酸化膜層を交互に積層することによって、保護絶縁膜
を形成しているので、両方の膜の長所を生かすことかで
き、当該保護絶縁膜は耐クラツク性に優れ、しかもステ
ップカバレッジ性や平坦性か良好となる。[Function] According to the semiconductor device according to the present invention, the protective insulating film is
A first silicon oxide film layer containing almost no SiOH bonds in the film, and a second silicon oxide film layer containing more SiOH bonds in the film than the first silicon oxide film layer. . The first silicon oxide film layer is SiOH
Since it contains almost no bonds, it has good film quality (insulating properties, thermal stability). On the other hand, the second silicon oxide film layer is
It is obtained by the above-mentioned surface condensation reaction, and contains more SiOH bonds in the film than the first silicon oxide film layer, but has excellent step coverage. Since the protective insulating film is formed by alternately stacking the first silicon oxide film layer and the second silicon oxide film layer having these properties, it is possible to take advantage of the advantages of both films. The protective insulating film has excellent crack resistance and also has good step coverage and flatness.
この発明の他の局面に従う半導体装置の製造方法によれ
ば、配線パターンを含む半導体基板の上に有機シランと
酸素または亜酸化窒素を含む混合ガスを用いて、プラズ
マ化学気相成長法により、第１のシリコン酸化膜を堆積
する工程と、上記第１のシリコン酸化膜の上に、上記混
合ガスにオゾンガスを添加してなるガスを用いて、プラ
ズマ化学気相成長法により、簗２のシリコン酸化膜を堆
積する工程とを備えている。有機シランと酸素または亜
酸化窒素を含む混合ガスを用いるプラズマ化学気相成長
法は、膜中にＳｉＯＨ結合をほとんど含まない、膜質の
良好な第１のシリコン酸化膜を与える。一方、上記混合
ガスにオゾンガスを添加してなるガスを用いるプラズマ
化学気相成長法は、表面縮合反応が主であるため、ステ
ップカバレッジ性に優れる第２のシリコン酸化膜を与え
る。According to a method for manufacturing a semiconductor device according to another aspect of the present invention, a semiconductor device including a wiring pattern is deposited on a semiconductor substrate including a wiring pattern by plasma chemical vapor deposition using a mixed gas containing organic silane and oxygen or nitrous oxide. 1, and silicon oxide of the gauze 2 is deposited on the first silicon oxide film by plasma chemical vapor deposition using a gas obtained by adding ozone gas to the mixed gas. and a step of depositing a film. Plasma chemical vapor deposition using a mixed gas containing organic silane and oxygen or nitrous oxide provides a first silicon oxide film with good film quality that contains almost no SiOH bonds in the film. On the other hand, the plasma chemical vapor deposition method using a gas obtained by adding ozone gas to the above-mentioned mixed gas mainly involves a surface condensation reaction, and therefore provides a second silicon oxide film with excellent step coverage.
このような特徴を有する第１のシリコン酸化膜と第２の
シリコン酸化膜とから保護絶縁膜を形成するので、両方
の膜の長所を生かすことができ、耐クラツク性に優れ、
かつステップカバレッジ性や平坦性の良好な保護絶縁膜
となる。Since the protective insulating film is formed from the first silicon oxide film and the second silicon oxide film, which have these characteristics, it is possible to take advantage of the advantages of both films, and it has excellent crack resistance.
Moreover, it becomes a protective insulating film with good step coverage and flatness.
［実施例］ 以下、この発明の一実施例を図について説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.
第１図は、この発明の一実施例にかかる半導体装置の断
面図である。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.
シリコン半導体基板１の表面に、ＤＲＡＭ素子（スタッ
クセル）２が形成されている。ＤＲＡＭ素子２を覆うよ
うに第１の絶縁膜３が形成されている。第１の絶縁膜３
の上には、第１の配線４のパターンが形成されている。A DRAM element (stack cell) 2 is formed on the surface of a silicon semiconductor substrate 1. A first insulating film 3 is formed to cover the DRAM element 2. First insulating film 3
A pattern of the first wiring 4 is formed on the .
第１の配線４のパターンは、ボンディングバット部６を
含む。第１の配線４のパターンを覆うように、保護絶縁
膜５が形成されている。保護絶縁膜５には、ポンディン
グパッド部６を露出させるための開口部５ａが設けられ
ている。保護絶縁膜５は、第１の配線４のパターンを覆
うように設けられた、第１層目のＴＥＯＳ＋０９（Ｎ２
０）系プラズマＣＶ Ｄ・シリコン酸化膜１０１を含む
。ＴＥＯ８＋０２ （Ｎ２０）系プラズマＣＶＤ・シリ
コン酸化膜とは、テトラエトキシシランと酸素または亜
酸化窒素を用いて、プラズマＣＶＤ法により形成したシ
リコン酸化膜である。このシリコン酸化膜は膜中にＳｉ
ＯＨ結合をほとんど含まないので、膜質（絶縁性、熱安
定性）は良好である。しかし、この膜は気相中での膜形
成過程が主であるので、ステップカバレッジ性が良くな
い。厚い膜を堆積すると、オーバーハング形状となる。The pattern of the first wiring 4 includes a bonding butt portion 6 . A protective insulating film 5 is formed to cover the pattern of the first wiring 4. The protective insulating film 5 is provided with an opening 5 a for exposing the bonding pad portion 6 . The protective insulating film 5 is a first layer of TEOS+09 (N2
0) system plasma CVD/silicon oxide film 101 is included. The TEO8+02 (N20) based plasma CVD silicon oxide film is a silicon oxide film formed by plasma CVD using tetraethoxysilane and oxygen or nitrous oxide. This silicon oxide film contains Si in the film.
Since it contains almost no OH bonds, the film quality (insulating properties, thermal stability) is good. However, since this film is formed mainly in the gas phase, step coverage is not good. Depositing a thick film results in an overhang shape.
それゆえに、このシリコン酸化膜の厚みは、５００−２
０００Ａの範囲にあるのが好ましい。Therefore, the thickness of this silicon oxide film is 500-2
Preferably, it is in the range of 000A.
第１層目のＴＥＯ５＋０２ （Ｎ２０）系プラズマＣＶ
Ｄ・シリコン酸化膜１０１を覆うように、第２層目のＴ
Ｅ ＯＳ 十０２ （Ｎ ２０）＋０３系プラズマ
ＣＶＤ・シリコン酸化膜１０２が形成されている。Ｔ
Ｅ ＯＳ ＋ ０２ （Ｎ ２０ ） ＋ ０３系プ
ラズマＣＶＤ・シリコン酸化膜とは、テトラエトキ゛ジ
シランと酸素または亜酸化窒素を含むガスにオゾンを加
えて、プラズマＣＶＤ法によって形成したシリコン酸化
膜である。このシリコン酸化膜は、半導体基板の表面で
の表面縮合化反応が膜形成過程の主流であるため、ステ
ップカバレッジは非常に良好である。しかし、膜中に、
Ｓｉ −ＯＨ結合を含むため、膜質（絶縁性、熱的安定
性）がよくない。First layer TEO5+02 (N20) plasma CV
D. The second layer of T is applied so as to cover the silicon oxide film 101.
EOS 102 (N20)+03 based plasma CVD silicon oxide film 102 is formed. T
E OS + 02 (N 20 ) + 03 type plasma CVD silicon oxide film is a silicon oxide film formed by plasma CVD method by adding ozone to a gas containing tetraethoxydisilane and oxygen or nitrous oxide. . This silicon oxide film has very good step coverage because the surface condensation reaction on the surface of the semiconductor substrate is the mainstream of the film formation process. However, in the membrane,
Since it contains Si-OH bonds, its film quality (insulating properties, thermal stability) is poor.
第２層目のシリコン酸化膜１０２を覆うように、第３層
目のＴＥＯＳ＋０２ （Ｎ２０）系プラズマＣＶＤ・
シリコン酸化膜１０３が形成されている。A third layer of TEOS+02 (N20) based plasma CVD film was formed so as to cover the second layer of silicon oxide film 102.
A silicon oxide film 103 is formed.
第３層目のシリコン酸化膜１０３の上に第４層目の’ｒ
Ｅｏｓ＋ｏ２ （Ｎ２０）＋０３系フラズ７ＣＶＤ・
シリコン酸化膜１０４が形成されている。A fourth layer 'r is formed on the third layer silicon oxide film 103.
Eos+o2 (N20)+03 series Fraz 7CVD・
A silicon oxide film 104 is formed.
第４層目のシリコン酸化膜１０４の上に、第５層目（Ｄ
Ｔ Ｅ ＯＳ ＋ ０２ （Ｎ ２０ ）系プラグ
ｖＣＶＤ・シリコン酸化膜１０５が形成されている。第
５層目のシリコン酸化膜１０５の上に、第６層目のＴ
Ｅ ＯＳ ＋０２ （Ｎ ２０ ） ＋０３系プラズ
７ＣＶＤ・シリコン酸化膜１０６が形成されている。第
６層目のシリコン酸化膜１０６の上に、第７層目（７）
ＴＥＯ３＋０２ （Ｎ２０）系プラズマＣｖＤ・シリ
コン酸化膜１０７が形成されている。ポンディングパッ
ド部６には、リードフレームのリード部を接続するため
のボンディングワイヤ２４が接続されている。半導体装
置全体は、モールド樹脂封止材２５によってモールドパ
ッケージされている。A fifth layer (D
A T EOS + 02 (N 20 ) type plug vCVD/silicon oxide film 105 is formed. On the fifth layer of silicon oxide film 105, the sixth layer of T
E OS +02 (N 20 ) +03 type plasma 7CVD silicon oxide film 106 is formed. A seventh layer (7) is formed on the sixth layer of silicon oxide film 106.
A TEO3+02 (N20) based plasma CvD/silicon oxide film 107 is formed. A bonding wire 24 for connecting the lead portion of the lead frame is connected to the bonding pad portion 6. The entire semiconductor device is mold packaged with a mold resin encapsulant 25.
このように構成される保護絶縁膜５は、ＴＥ０１ ＋
０２ （Ｎ２０）系プラズマＣＶＤ・シリコン酸化膜
の持つ良好な膜質性と、ＴＥＯＳ＋０９（Ｎ２０）＋０
３系プラズマＣＶＤ・シリコン酸化膜の持つ良好なステ
ップカバレッジ性とを併せ持つ。したがって、この保護
絶縁膜５は耐クラツク性に優れ、しかも、ステップカバ
レッジ性や平坦性も良好となる。そのため、モールド樹
脂２５の収縮応力によって、保護絶縁膜５にクラックが
発生したりすることはない。その結果、信頼性レヘルの
高い半導体装置が得られる。The protective insulating film 5 configured in this way has TE01 +
02 (N20) based plasma CVD/silicon oxide film with good film quality and TEOS+09(N20)+0
It also has the good step coverage properties of a 3-system plasma CVD/silicon oxide film. Therefore, this protective insulating film 5 has excellent crack resistance, and also has good step coverage and flatness. Therefore, cracks do not occur in the protective insulating film 5 due to shrinkage stress of the mold resin 25. As a result, a semiconductor device with high reliability can be obtained.
次に、第１図に示す半導体装置の製造方法を、第２Ａ図
〜第２Ｇ図を参照しながら説明する。Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS. 2A to 2G.
第２Ａ図を参照して、シリコン半導体基板１の表面に、
素子分離用酸化膜３０１、トランスファゲート電極３０
２、不純物拡散層３０３、ワード線３０４、記憶ノード
３０５、キャパシタ絶縁膜３０６、セルプレート３０７
から構成されるＤＲＡＭ素子（スタックセル）２を形成
する。Referring to FIG. 2A, on the surface of silicon semiconductor substrate 1,
Element isolation oxide film 301, transfer gate electrode 30
2. Impurity diffusion layer 303, word line 304, storage node 305, capacitor insulating film 306, cell plate 307
A DRAM element (stack cell) 2 is formed.
第２Ｂ図を参照して、ＤＲＡＭ素子２を含むシリコン半
導体基板１の表面全面に、第１の絶縁膜３を堆積する。Referring to FIG. 2B, a first insulating film 3 is deposited over the entire surface of silicon semiconductor substrate 1 including DRAM element 2. Referring to FIG.
続いて、写真製版およびエツチング法を用いて、第１の
絶縁膜３の所望の部分にコンタクト孔３０８を開孔する
。次に、ビット線として、アルミ配線である第１の配線
４を形成する。Subsequently, a contact hole 308 is formed in a desired portion of the first insulating film 3 using photolithography and etching. Next, a first wiring 4, which is an aluminum wiring, is formed as a bit line.
第１の配線４は、ポンディングパッド部６を含む。The first wiring 4 includes a bonding pad portion 6 .
第２Ｃ図を参照して、第１の配線４上に、ＴＥ０１と０
２ （またはＮ２０）を用い、３００〜４５０℃の膜堆
積温度でプラズマＣＶＤにより、第１層目の、ＴＥＯ３
＋０２ （Ｎ２０）系プラズマＣＶＤ酸化膜１０１を
堆積する。この膜は、耐クラツク性に優れているが、ス
テップカバレッジは十分ではないので、あまり、膜厚を
大きくしすぎると、第３Ｂ図に示すように、第１の配線
４の段差部２０４でオーバハング形状を生じてしまうの
で、第１の配線４の段差ｆｆ１（２０４での膜２０３の
ステップカバレッジが悪くなる。そこで、第３Ａ図のよ
うに、膜厚ｔ、は５００〜２０００人程度と薄くして、
第１の配線４の段差部２０４でオーバハング形状が起こ
らないようにする必要がある。Referring to FIG. 2C, TE01 and 0 are placed on the first wiring 4.
2 (or N20) at a film deposition temperature of 300 to 450°C by plasma CVD to form the first layer of TEO3.
A +02 (N20) based plasma CVD oxide film 101 is deposited. Although this film has excellent crack resistance, the step coverage is not sufficient, so if the film thickness is made too thick, overhang will occur at the stepped portion 204 of the first wiring 4, as shown in FIG. 3B. As a result, the step coverage of the film 203 at the step ff1 (204) of the first wiring 4 is deteriorated.Therefore, as shown in FIG. hand,
It is necessary to prevent an overhang shape from occurring at the stepped portion 204 of the first wiring 4.
第２Ｄ図を参照して、上記のガスに加えて、オゾン（０
３）を流し、３００〜４５０℃の膜堆積温度でプラズマ
ＣＶＤ法により、第２層目の、ＴＥＯ８＋０゜（Ｎ２０
）＋０３系プラズ７ＣＶＤシリコン酸化膜１０２を堆積
する。この膜は、膜自身の収縮応力が大きいので、第３
Ｄ図に示すように、厚い膜２０７を堆積すると、クラッ
ク２０８が発生しやすい。そのため、サブミクロンレベ
ルの配線間隔の場合、第３Ｃ図を参照して、膜厚は平坦
部の膜厚ｔ２で５００〜２０００人程度とする必要があ
る。この膜は、前述のようにステップカバレッジが良好
であるため、このような比較的薄い膜を堆積した場合で
あっても、各ステップにおいて、第１の配線の段差部の
平坦化を進めることができる。Referring to Figure 2D, in addition to the above gases, ozone (0
3), and the second layer TEO8+0° (N20
) +03 series plasma 7CVD silicon oxide film 102 is deposited. This film has a large shrinkage stress, so the third
As shown in Figure D, when a thick film 207 is deposited, cracks 208 are likely to occur. Therefore, in the case of submicron-level wiring spacing, the film thickness needs to be approximately 500 to 2,000 layers at the film thickness t2 of the flat portion, as shown in FIG. 3C. As described above, this film has good step coverage, so even if such a relatively thin film is deposited, the step portion of the first wiring can be flattened in each step. can.
第２ＥＥ’）参照シテ、ＴＥ０１と０２ （Ｎ２０）を
用い、プラズマＣＶＤ法により、第３層目の、ＴＥＯ３
＋０２ （Ｎ２０）系プラズマＣＶＤ酸化膜１０３を堆
積する。この膜の膜厚は、５００〜２０００人程度とす
る。2nd EE') Using reference materials TE01 and 02 (N20), the third layer TEO3 was
A +02 (N20) based plasma CVD oxide film 103 is deposited. The thickness of this film is approximately 500 to 2000 people.
第２Ｆ図を参照して、同様の方法により、第４層目の、
ＴＥＯ８＋０９（Ｎ２０）＋０３系プラズマＣＶＤシリ
コン酸化膜１０４を堆積する。この膜の膜厚は、平坦部
で、５００〜２０００人程度とする。With reference to FIG. 2F, the fourth layer is
A TEO8+09 (N20)+03 based plasma CVD silicon oxide film 104 is deposited. The thickness of this film is approximately 500 to 2000 people in the flat area.
以下繰返して、第５層目の、ＴＥＯ３＋０２（Ｎ２０）
系プラズマＣＶＤシリコン酸化膜１０５、第６層目の、
ＴＥＯＳ＋０２ （Ｎ２０）＋０３系プラズマＣＶＤ
シリコン酸化膜１０６、第７層目のＴＥＯＳ＋Ｑ。（Ｎ
２０）系プラズマＣＶＤシリコン酸化膜１０７を堆積す
ることにより、保護絶縁膜５を形成する。Repeat the following, 5th layer, TEO3+02 (N20)
system plasma CVD silicon oxide film 105, sixth layer,
TEOS+02 (N20)+03 series plasma CVD
Silicon oxide film 106, seventh layer TEOS+Q. (N
20) A protective insulating film 5 is formed by depositing a silicon oxide film 107 using plasma CVD.
次に、写真製版やエツチング法を用いて、保護絶縁膜５
中に、ポンディングパッド部６を露出させるための開口
部５ａを形成する。Next, the protective insulating film 5 is etched using photolithography or etching.
An opening 5a for exposing the bonding pad portion 6 is formed therein.
第２Ｆ図および第９図を参照して、素子の形成された半
導体基板１をダイシングにより半導体チップ２１として
切出した後、リードフレーム２３のダイパッド部２３ａ
に半田や、導電性の接着剤を用いて接着する。Referring to FIG. 2F and FIG. 9, after cutting out the semiconductor substrate 1 on which the elements are formed as the semiconductor chip 21 by dicing, the die pad portion 23a of the lead frame 23 is cut out.
Use solder or conductive adhesive to bond.
次に、第２Ｇ図を参照して、ボンデイングパ、ソド６と
リードフレームのリード部２３ｂをボンディングワイヤ
２４で接続する。最後に、モールド樹脂２５により全体
をパッケージする。Next, referring to FIG. 2G, the bonding pad 6 and the lead portion 23b of the lead frame are connected with the bonding wire 24. Finally, the whole is packaged with mold resin 25.
第４図は、保護絶縁膜５を堆積させるための、化学気相
成長装置の概念図である。化学気相成長装置は反応室チ
ャンバ４０１を備えている。反応室チャンバ４０１はガ
ス分散ヘッド４０２を備えている。反応室チャンバ４０
１内には、半導体基板４０３を載せるための基板ホルダ
ー４０４が設けられている。基板ホルダー４０４内には
、半導体基板４０３を所望の温度に加熱するためのヒー
タ４０５が設けられている。ガス分散ヘッド４０２には
、バルブ４０６ａを含むＴＥＯＳガス供給ライン４０６
が接続されている。ガス分散ヘッド４０２にはまた、バ
ルブ４０７ｂを含む０２ （またはＮ２ｏ）ガス供給
ライン４０７か接続されている。ガス分散ヘッド４０２
にはまた、バルブ４０９ａを含む０３ガス供給ライン４
０９が接続されている。反応室チャンバ４０１は、真空
排気系４１０に接続されている。ガス分散ヘッド４０２
と基板ホルダー４０４には、高周波電源４１１が接続さ
れている。高周波電源４１１のＯＮ／’ＯＦＦは、高周
波電力ＯＮ／’ＯＦＦスイッチ４１２によって行なわれ
る。FIG. 4 is a conceptual diagram of a chemical vapor deposition apparatus for depositing the protective insulating film 5. As shown in FIG. The chemical vapor deposition apparatus includes a reaction chamber 401. The reaction chamber 401 is equipped with a gas distribution head 402 . Reaction chamber 40
A substrate holder 404 on which a semiconductor substrate 403 is placed is provided inside the substrate 1 . A heater 405 is provided within the substrate holder 404 to heat the semiconductor substrate 403 to a desired temperature. Gas distribution head 402 includes a TEOS gas supply line 406 including valve 406a.
is connected. Also connected to the gas distribution head 402 is an 02 (or N2o) gas supply line 407 that includes a valve 407b. Gas distribution head 402
Also includes a 03 gas supply line 4 including valve 409a.
09 is connected. The reaction chamber 401 is connected to a vacuum evacuation system 410. Gas distribution head 402
A high frequency power source 411 is connected to the substrate holder 404 and the substrate holder 404 . The high frequency power source 411 is turned on/off by a high frequency power ON/OFF switch 412 .
次に、上述の化学気相成長装置を用いて、保護絶縁膜の
堆積を行なう手順を説明する。Next, a procedure for depositing a protective insulating film using the above chemical vapor deposition apparatus will be described.
まず、半導体基板４０３を基板ホルダー４０４の上に置
き、ヒータ４０５により、所望の温度、たとえば３００
〜４００℃まで加熱する。First, a semiconductor substrate 403 is placed on a substrate holder 404, and heated to a desired temperature, for example, 300℃ using a heater 405.
Heat to ~400°C.
次に、真空排気系４１０を用い、反応室チャンバ４０１
内を所望の真空度、たとえば、１Ｏ−４Ｔｏｒｒ程度ま
で排気する。Next, using the vacuum evacuation system 410, the reaction chamber 401 is
The interior is evacuated to a desired degree of vacuum, for example, about 10-4 Torr.
次に、ＴＥＯ８＋０２ （Ｎ２０）系プラズマＣＶＤシ
リコン酸化膜を堆積する場合には、ＴＥ○Ｓガス供給ラ
イン４０６のバルブ４０６ａと、Ｏ２ （Ｎ２０）ガス
供給ライン４０７のバルブ４０７ａを開き、所定流量の
ガスを反応室チャンバ４０１内に流しなから、１０〜１
００Ｔｏｒｒ程度の圧力にする。高周波電力０Ｎ１０Ｆ
Ｆスイツチ４１２をＯＮにして、高周波電源４１１より
高周波電力を供給しプラズマ反応を利用して、半導体基
板４０３の上に膜を堆積する。Next, when depositing a TEO8+02 (N20) based plasma CVD silicon oxide film, the valve 406a of the TE○S gas supply line 406 and the valve 407a of the O2 (N20) gas supply line 407 are opened, and a predetermined flow rate of gas is opened. 10 to 1 without flowing into the reaction chamber 401.
The pressure is set to about 00 Torr. High frequency power 0N10F
The F switch 412 is turned on, high frequency power is supplied from the high frequency power source 411, and a film is deposited on the semiconductor substrate 403 using plasma reaction.
続ケチ、ＴＥＯ８＋０゜（Ｎ２ｏ）＋０３系プラズマＣ
ＶＤシリコン酸化膜を堆積する場合には、０３ガス供給
ライン４０９のバルブ４０９ａを開き、上記のガスに加
えて０３ガスを流す。たとえば、反応室チャンバ４０１
内を１０〜１００Ｔ。Continued stinginess, TEO8+0°(N2o)+03 series plasma C
When depositing a VD silicon oxide film, the valve 409a of the 03 gas supply line 409 is opened to flow the 03 gas in addition to the above gases. For example, reaction chamber 401
10-100T inside.
ｒｒ程度の圧力下に保持し、１００００〜５００００
ｐ ｐｍの０３を含む０２ガスを流す。Hold under pressure of about rr, 10,000 to 50,000
Flow 02 gas containing 03 ppm.
以下、上述の操作を繰返す。つまり、プラズマを利用し
た化学気相成長法で、ＴＥ０１と酸素あるいは亜酸化窒
素を主成分とするガスと、これらにオゾンを加えたガス
を交互に流すことにより、同一の反応室内で連続的に、
ＴＥＯ８＋０２ （Ｎ２０）系プラズマＣＶＤシリコ
ン酸化膜と、ＴＥＯＳ＋０９（Ｎ２０）＋０３系プラズ
マＣＶＤシリコン酸化膜とを交互に繰返して堆積するこ
とができる。Thereafter, the above-mentioned operation is repeated. In other words, by using a chemical vapor deposition method using plasma, TE01, a gas containing oxygen or nitrous oxide as the main components, and a gas containing ozone are continuously flowed in the same reaction chamber. ,
A TEO8+02 (N20) plasma CVD silicon oxide film and a TEOS+09 (N20)+03 plasma CVD silicon oxide film can be alternately deposited.
なお上記実施例では、第１図を参照して、第１層目のシ
リコン酸化膜１０１および第７層目のシリコン酸化膜１
０７がともに、ＴＥＯ８＋０゜（Ｎ２０）系プラズマＣ
ＶＤシリコン酸化膜である場合を例示したが、本発明は
これに限られるものでない。すなわち、５００〜２００
０人程度の比較的薄い両者の膜を交互に堆積すればよい
。したがって、第１層目のシリコン酸化膜および第７層
目のシリコン酸化膜のいずれか、あるいは両方が、Ｔ
Ｅ ＯＳ ＋ ０２ （Ｎ２０） ＋ ０３系プラス
マＣＶＤシリコン酸化膜であってもよい。In the above embodiment, referring to FIG. 1, the first layer silicon oxide film 101 and the seventh layer silicon oxide film 1
Both 07 and TEO8+0° (N20) system plasma C
Although the case where the film is a VD silicon oxide film has been exemplified, the present invention is not limited to this. i.e. 500-200
It is sufficient to alternately deposit relatively thin films of about 0. Therefore, either or both of the first silicon oxide film and the seventh silicon oxide film is T
An E OS + 02 (N20) + 03 series plasma CVD silicon oxide film may be used.
また、上記実施例では、ＴＥＯ８＋０２ （Ｎ２０）系
プラズマＣＶＤシリコン酸化膜と、ＴＥＯ３＋０２
（Ｎ２０）＋ｏ３系プラズマＣｖＤシリコン酸化膜とを
交互に繰返して堆積する方法で、保護絶縁膜のすべてを
形成する場合を述べた。しかしながら、この発明はこれ
に限られるものでなく、さらに耐湿性を向上させる目的
で、第５図に示すように、上述の方法で堆積した保護絶
縁膜５の上に、水分に対するバリア効果が優れているこ
とか知られているプラズマＣＶＤ法によるシリコン窒化
膜１０８を形成してもよい。In addition, in the above embodiment, TEO8+02 (N20) based plasma CVD silicon oxide film and TEO3+02
The case where all of the protective insulating films are formed by a method of alternately depositing (N20)+O3 based plasma CvD silicon oxide films has been described. However, the present invention is not limited thereto, and in order to further improve the moisture resistance, as shown in FIG. The silicon nitride film 108 may be formed by a plasma CVD method, which is known in the art.
また、半導体チップ２１の表面に加わるモールド樹脂２
５の収縮応力を低減する目的で、第６図に示すように、
シリコン窒化膜１０８の上に、ポリイミド樹脂やシリコ
ン・ラダー・ポリマ樹脂等からなるバッファコート膜１
０９を組合せてもよい。In addition, the mold resin 2 added to the surface of the semiconductor chip 21
In order to reduce the shrinkage stress of No. 5, as shown in Fig. 6,
On the silicon nitride film 108, a buffer coat film 1 made of polyimide resin, silicon ladder polymer resin, etc.
09 may be combined.
さらに、上記実施例では、有機シランの例として、ＴＥ
０１を用いた場合を例示したが、他の有機シラン、たと
えば、テトラメトキシシラン、テトライソプロポキシシ
ラン、ジターシャリ−ブトキシアセトキンシランなどを
用いても、同様の効果を奏する。Furthermore, in the above example, TE is used as an example of organic silane.
Although the case where 01 is used has been exemplified, similar effects can be obtained by using other organic silanes such as tetramethoxysilane, tetraisopropoxysilane, ditertiary-butoxyacetoquine silane, etc.
また、上記実施例では有機シランと酸素（亜酸化窒素）
、あるいは、これらのガスとオゾンのみを用いて、膜堆
積を行なう場合について述べたが、これらのガスを主成
分にして、膜の耐クラツク性をさらに向上させる目的で
、リン酸トリメチルエステルやボロンエチラート等のガ
スを添加して、リンやボロン等の不純物をシリコン酸化
膜中にドーピングしてもよい。ドーピング量はリンの場
合３〜１０重量％、ボロンの場合２〜１０重量％が好ま
しい。In addition, in the above example, organic silane and oxygen (nitrous oxide)
Alternatively, we have described the case of film deposition using only these gases and ozone, but in order to further improve the crack resistance of the film using these gases as the main components, trimethyl phosphate or boron may be added. An impurity such as phosphorus or boron may be doped into the silicon oxide film by adding a gas such as ethylate. The doping amount is preferably 3 to 10% by weight in the case of phosphorus and 2 to 10% by weight in the case of boron.
また、上記実施例では、配線構造が単層で、かつ、第１
の配線がアルミ配線の場合について述べたが、第１の配
線は高融点金属（Ｗ、 Ｍｏ、 Ｔ ｉ等）等の他の
金属配線、高融点金属シリサイド（ＷＳ ｉ２ 、 Ｍ
ｏ Ｓ ｉ２ 、 Ｔ ｉ Ｓ ｉ２等）配線、ある
いは、多結晶シリコン配線であっても同様の効果を奏す
る。また、これらの配線構造は多層構造であってもよい
。Further, in the above embodiment, the wiring structure is a single layer, and the first
The first wiring is made of aluminum wiring, but the first wiring is made of other metal wiring such as high melting point metal (W, Mo, Ti, etc.), high melting point metal silicide (WS i2, M
The same effect can be obtained even if the wiring is made of a polycrystalline silicon wiring or a polycrystalline silicon wiring. Further, these wiring structures may have a multilayer structure.
また、上記実施例では、ＴＥＯ８＋０９（Ｎ２０）＋０
３系プラズマＣＶＤシリコン酸化膜を堆積する手段とし
て、ＴＥＯ５＋Ｏ□ （Ｎ２０）系プラズマＣ’ｌＤシ
リコン酸化膜の成膜条件をほとんど変えずに、流すガス
のみを変える方法について述べた。しかしながら、ＴＥ
Ｏ５＋０９（Ｎ２０）＋０３系プラズマＣＶＤシリコン
酸化膜の膜質やステップカバレッジをさらに向上させる
目的で、ＴＥＯ５＋０２ （Ｎ２０）系プラズマＣＶ
Ｄシリコン酸化膜の成膜条件を意識的に変えてもよい。In addition, in the above embodiment, TEO8+09(N20)+0
As a means for depositing a 3-system plasma CVD silicon oxide film, a method has been described in which only the flowing gas is changed without changing the film forming conditions for a TEO5+O□ (N20)-based plasma C'ID silicon oxide film. However, T.E.
O5+09 (N20)+03 type plasma CVD In order to further improve the film quality and step coverage of the silicon oxide film, TEO5+02 (N20) type plasma CVD
D The conditions for forming the silicon oxide film may be intentionally changed.
たとえば、第７図に示すように、「上記のガスに加えて
オゾンガス」を流すのに同期させて、高周波電力を低く
して、ｒＴＥＯ５＋ｏ□ （Ｎ２０）＋０３系プラズマ
ＣＶＤシリコン酸化膜」を堆積すれば、気相中で発生す
る反応性ラジカルの量が減り、気相中での反応が抑制さ
れ、かつ、ＴＥ０１とオゾンによる基板表面での表面縮
合化反応による膜堆積の割合が相対的に増すので、さら
にステップカバレッジの優れた、ＴＥＯ８＋０゜（Ｎ２
０）＋０３系プラズマＣＶＤシリコン酸化膜を得ること
ができる。For example, as shown in Fig. 7, an rTEO5 + o For example, the amount of reactive radicals generated in the gas phase is reduced, reactions in the gas phase are suppressed, and the rate of film deposition due to surface condensation reaction on the substrate surface due to TE01 and ozone is relatively increased. Therefore, TEO8+0° (N2
0) +03 type plasma CVD silicon oxide film can be obtained.
また、上記実施例では、半導体基板表面にＤＲＡＭ素子
が形成された半導体装置に適用した場合を述べたが、他
の保護絶縁膜を有する半導体装置に適用しても、同様の
効果を奏する。Further, in the above embodiment, the case where the present invention is applied to a semiconductor device in which a DRAM element is formed on the surface of a semiconductor substrate is described, but the same effect can be obtained even if the present invention is applied to a semiconductor device having other protective insulating films.
第８図は、半導体基板表面にＳＲＡＭ素子か形成された
半導体装置の断面図である。第８図を参照して、シリコ
ン半導体基板１の表面にＳＲＡＭ素子３１０が形成され
ている。ＳＲＡＭ素子３１０は、素子分離酸化膜３１３
で分離された活性領域に形成されたＰ型ウェル領域３１
１とＮ型ウェル領域３１２とを含む。Ｐ型ウェル領域３
１１の主表面にはＮ型不純物拡散層３１５が形成されて
いる。Ｎ型ウェル領域３１２の主表面にはＰ型不純物拡
散層３１６が形成されている。Ｐ型ウェル領域３１１お
よびＮ型ウェル領域３１２の上方には、ゲート電極３１
４か形成されている。ＳＲＡＭ素子は、Ｐ型ウェル領域
３１１およびＮ型ウェル領域３１２の上方に設けられた
多結晶シリコン配線３１７を含む。ＳＲＡＭ素子３１０
を覆うように第１の絶縁膜３が形成されている。第１の
絶縁膜３の上には第１の配線４が形成されている。FIG. 8 is a sectional view of a semiconductor device in which an SRAM element is formed on the surface of a semiconductor substrate. Referring to FIG. 8, an SRAM element 310 is formed on the surface of silicon semiconductor substrate 1. As shown in FIG. The SRAM element 310 has an element isolation oxide film 313
P-type well region 31 formed in the active region separated by
1 and an N-type well region 312. P-type well region 3
An N-type impurity diffusion layer 315 is formed on the main surface of 11 . A P-type impurity diffusion layer 316 is formed on the main surface of the N-type well region 312. A gate electrode 31 is provided above the P-type well region 311 and the N-type well region 312.
4 is formed. The SRAM element includes a polycrystalline silicon wiring 317 provided above a P-type well region 311 and an N-type well region 312. SRAM element 310
A first insulating film 3 is formed to cover. A first wiring 4 is formed on the first insulating film 3 .
第１の配線４はポンディングパッド部６を含む。The first wiring 4 includes a bonding pad portion 6 .
第１の配線４を覆うように保護絶縁膜５が形成されてい
る。保護絶縁膜５は、第１の配線４を覆うように設けら
れた、第１層目のＴＥＯ８＋０２（Ｎ２０）系プラズマ
ＣＶＤシリコン酸化膜１０１を含む。第１層目のシリコ
ン酸化膜１０１の上ニハ、第２層目の、ＴＥＯ３＋０２
（Ｎ２０） ＋０３系プラズマＣＶＤ・シリコン酸
化膜１０２が形成されている。第２層目のシリコン酸化
膜１０２の上ニハ、第３層目（７）ＴＥＯＳ＋０２
（Ｎ２０）系プラズマＣＶＤ・シリコン酸化膜１０３が
形成されている。第３層目のシリコン酸化膜１０３の上
ニハ、第４層目ノ、ＴＥＯ３＋０２ （Ｎ２０）＋０
３系プラズマＣＶＤ・シリコン酸化膜１０４が形成され
ている。第４層目のシリコン酸化膜１０４の上には、第
５層目のＴ Ｅ ＯＳ ＋ ０２ （Ｎ２０）系プラ
ズマＣＶＤ・シリコン酸化膜１０５が形成されている。A protective insulating film 5 is formed to cover the first wiring 4. The protective insulating film 5 includes a first-layer TEO8+02 (N20)-based plasma CVD silicon oxide film 101 provided so as to cover the first wiring 4 . On top of the first layer silicon oxide film 101, second layer TEO3+02
(N20) A +03 plasma CVD silicon oxide film 102 is formed. Above the second layer of silicon oxide film 102, third layer (7) TEOS+02
A (N20) based plasma CVD silicon oxide film 103 is formed. On the third layer of silicon oxide film 103, on the fourth layer, TEO3+02 (N20)+0
A 3-system plasma CVD silicon oxide film 104 is formed. A fifth layer of T E OS + 02 (N20) based plasma CVD silicon oxide film 105 is formed on the fourth layer of silicon oxide film 104 .
第５層目のシリコン酸化膜１０５の上には、第６層目の
ＴＥＯ３＋０９（Ｎ２０）＋０３系プラズマＣＶＤ・シ
リコン酸化膜１０６が形成されている。第６層目のシリ
コン酸化膜１０６の上には、第７層目のＴＥＯ３＋０２
（Ｎ２０）系プラズマＣＶＤ・シリコン酸化膜１０
７が形成されている。ボンディングパッＦ：部６ニハ、
ボンディングワイヤ２４か接続されている。当該半導体
装置は、モールド樹脂２５により全体がパッケージされ
ている。On the fifth layer of silicon oxide film 105, a sixth layer of TEO3+09(N20)+03 based plasma CVD silicon oxide film 106 is formed. On the sixth layer of silicon oxide film 106, a seventh layer of TEO3+02 is formed.
(N20) based plasma CVD/silicon oxide film 10
7 is formed. Bonding Pad F: Part 6 Niha,
A bonding wire 24 is also connected. The semiconductor device is entirely packaged with mold resin 25.
このように構成される半導体装置であっても、前述の実
施例と同様の効果を実現する。Even with a semiconductor device configured in this manner, the same effects as those of the above-described embodiments can be achieved.
また、半導体基板の表面に形成される素子はＤＲＡＭ素
子やＳＲＡＭ素子以外の他の素子、たとえばＥＦＲＯＭ
素子、Ｅ２ ＦＲＯＭ素子、マイクロコンピュータ回路
素子、ＣＭ ＯＳ論理回路素子、バイポーラトランジス
タ素子等の素子であってもよい。In addition, the elements formed on the surface of the semiconductor substrate are other elements than DRAM elements and SRAM elements, such as EFROM.
The device may be a device such as an E2 FROM device, a microcomputer circuit device, a CMOS logic circuit device, a bipolar transistor device, or the like.
［発明の効果］
以上説明したとおり、この発明にかかる半導体装置によ
れば、ステップカバレッジ性のよいシリコン酸化膜と膜
質のよいシリコン酸化膜とを交互に積層することによっ
て保護絶縁膜を形成している。この保護絶縁膜は両方の
膜の長所を生かすことができ、耐クラツク性に優れ、し
かちステップカバレッジ性や平坦性が良好となる。その
結果、モールド樹脂の収縮応力により発生する保護絶縁
膜のクラックを防止でき、信頼性レベルの高い半導体装
置が得られるという効果を奏する。[Effects of the Invention] As explained above, according to the semiconductor device of the present invention, a protective insulating film is formed by alternately stacking a silicon oxide film with good step coverage and a silicon oxide film with good film quality. There is. This protective insulating film can take advantage of the advantages of both films, has excellent crack resistance, and has good step coverage and flatness. As a result, cracks in the protective insulating film caused by shrinkage stress of the molding resin can be prevented, and a highly reliable semiconductor device can be obtained.
この発明の他の局面に従う半導体装置の製造方法によれ
ば、ステップカバレッジ性のよいシリコン酸化膜と膜質
のよいシリコン酸化膜とを交互に積層することによって
、保護絶縁膜を形成することができる。得られた保護絶
縁膜は、両方の膜の長所が生かされ、耐クラツク性に優
れ、しかも、ステップカバレッジ性や平坦性の良好なも
のとなる。そのため、モールド樹脂の収縮応力により発
生する保護絶縁膜のクラックを防止でき、信頼性レベル
の高い半導体装置が得られるという効果を奏する。According to a method for manufacturing a semiconductor device according to another aspect of the present invention, a protective insulating film can be formed by alternately stacking silicon oxide films with good step coverage and silicon oxide films with good film quality. The obtained protective insulating film takes advantage of the advantages of both films, has excellent crack resistance, and has good step coverage and flatness. Therefore, cracks in the protective insulating film caused by shrinkage stress of the molding resin can be prevented, and a semiconductor device with a high reliability level can be obtained.
第１図は、この発明の一実施例にかかる半導体装置の断
面図である。
第２Ａ図〜第２Ｇ図は、第１図に示す半導体装置の製造
工程を断面図で示したものである。
第３Ａ図および第３Ｂ図は、それぞれ、ＴＥＯ３＋０２
（Ｎ２０）系プラズマＣＶＤシリコン酸化膜の堆積
方法の良い例と悪い例を断面図で示したものである。
第３Ｃ図および第３Ｄ図は、それぞれ、ＴＥＯ３＋Ｏ□
（Ｎ２０）＋ｏ３系プラズマＣＶＤシリコン酸化膜の
堆積の良い例と悪い例を断面図で示したものである。
第４図は、保護絶縁膜の堆積に用いられる化学気相成長
装置の概念図である。
第５図は、この発明の他の実施例にかかる半導体装置の
断面図である。
第６図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。
第７図は、ＴＥＯ３＋０９（Ｎ２０）＋０３系プラズマ
ＣＶＤシリコン酸化膜の堆積条件の一例を示した図であ
る。
第８図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。
第９図は、従来のモールド樹脂封止型パッケージの半導
体装置の断面図である。
第１０図は、第９図におけるＡ部分の拡大図である。
第１１Ａ図〜第１１Ｆ図は、第１０図に示す半導体装置
の製造方法を断面図で示したものである。
第１２図は、従来のモールド樹脂封止型パッケージの半
導体装置の問題点を図示した概念図である。
第１３図は、第１２図におけるＡ部分の拡大図である。
第１４ Ａ図は、シランを用いて堆積した従来のシリコ
ン酸化膜の問題点を図示した断面図である。
第１４Ｂ図はＴＥ０１と酸素を用いた従来のプラズマＣ
ＶＤ・シリコン酸化膜の問題点を図示した断面図である
。第１４Ｃ図は、有機シランとオゾンを用いた従来の熱
ＣＶＤ・シリコン酸化膜の問題点を図示した断面図であ
る。第１４Ｄ図は、表面縮合化反応を図示した図である
。
図において、１はシリコン半導体基板、２はＤＲＡＭ素
子、４は第１の配線、５は保護絶縁膜、１０１．１０３
．１０５．１０７は膜中１：ｓｉ。
Ｈ結合をほとんど含まないシリコン酸化膜層、１０２．
１０４，１０６はＳｉＯＨ結合を多く含むシリコン酸化
膜層である。
なお、各図中、同一符号は同一または相当部分を示す。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. 2A to 2G are cross-sectional views showing the manufacturing process of the semiconductor device shown in FIG. 1. Figures 3A and 3B respectively show TEO3+02
(N20)-based plasma CVD silicon oxide film deposition methods are shown in cross-sectional views, illustrating good and bad examples. Figures 3C and 3D are TEO3+O□, respectively.
A cross-sectional view showing good and bad examples of (N20)+O3 plasma CVD silicon oxide film deposition. FIG. 4 is a conceptual diagram of a chemical vapor deposition apparatus used for depositing a protective insulating film. FIG. 5 is a sectional view of a semiconductor device according to another embodiment of the invention. FIG. 6 is a sectional view of a semiconductor device according to still another embodiment of the invention. FIG. 7 is a diagram showing an example of deposition conditions for a TEO3+09(N20)+03 based plasma CVD silicon oxide film. FIG. 8 is a sectional view of a semiconductor device according to still another embodiment of the invention. FIG. 9 is a cross-sectional view of a conventional molded resin-sealed package semiconductor device. FIG. 10 is an enlarged view of portion A in FIG. 9. 11A to 11F are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. 10. FIG. 12 is a conceptual diagram illustrating problems of a conventional molded resin-sealed package semiconductor device. FIG. 13 is an enlarged view of portion A in FIG. 12. FIG. 14A is a cross-sectional view illustrating problems with conventional silicon oxide films deposited using silane. Figure 14B shows conventional plasma C using TE01 and oxygen.
FIG. 3 is a cross-sectional view illustrating problems with the VD/silicon oxide film. FIG. 14C is a cross-sectional view illustrating the problems of a conventional thermal CVD silicon oxide film using organic silane and ozone. FIG. 14D is a diagram illustrating a surface condensation reaction. In the figure, 1 is a silicon semiconductor substrate, 2 is a DRAM element, 4 is a first wiring, 5 is a protective insulating film, 101.103
．． 105.107 is 1:si in the film. Silicon oxide film layer containing almost no H bonds, 102.
104 and 106 are silicon oxide film layers containing many SiOH bonds. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (2)
さないようにするために素子表面部に保護絶縁膜が被覆
されてなる半導体装置であって、前記素子が形成された
半導体基板と、 当該半導体装置の最上層部に設けられた配線パターンと
、 前記配線パターンを被覆するように、前記半導体基板の
上に堆積された保護絶縁膜と、を備え、前記保護絶縁膜
は、膜中にＳｉＯＨ結合をほとんど含まない第１のシリ
コン酸化膜層と、膜中に前記第１のシリコン酸化膜層よ
りもＳｉＯＨ結合をより多く含む第２のシリコン酸化膜
層と、を含み、 前記第１のシリコン酸化膜層と前記第２のシリコン酸化
膜層とは交互に積層されている、半導体装置。(1) A semiconductor device in which the surface of the element is coated with a protective insulating film to prevent the element from changing due to external environment such as moisture and stress, and a semiconductor substrate on which the element is formed; A wiring pattern provided on the uppermost layer of the semiconductor device; and a protective insulating film deposited on the semiconductor substrate so as to cover the wiring pattern, the protective insulating film being formed in the film. a first silicon oxide film layer containing almost no SiOH bonds; and a second silicon oxide film layer containing more SiOH bonds than the first silicon oxide film layer; A semiconductor device, wherein the silicon oxide film layer and the second silicon oxide film layer are alternately stacked.
さないようにするために、素子表面部に保護絶縁膜が被
覆されてなる半導体装置の製造方法であつて、 半導体基板に素子を形成する工程と、 前記半導体基板の上に最上層部の配線パターンを形成す
る工程と、 前記配線パターンを含む前記半導体基板の上に、有機シ
ランと酸素または亜酸化窒素を含む混合ガスを用いて、
プラズマ化学気相成長法により、第１のシリコン酸化膜
を堆積する工程と、 前記第１のシリコン酸化膜の上に、前記混合ガスにオゾ
ンガスを添加してなるガスを用いて、プラズマ化学気相
成長法により、第２のシリコン酸化膜を堆積する工程と
、 を備えた、半導体装置の製造方法。(2) A method for manufacturing a semiconductor device in which the surface of the element is coated with a protective insulating film in order to prevent the element from changing due to external environment such as moisture and stress, the element being formed on a semiconductor substrate. forming a top layer wiring pattern on the semiconductor substrate; using a mixed gas containing organic silane and oxygen or nitrous oxide on the semiconductor substrate including the wiring pattern;
Depositing a first silicon oxide film by plasma chemical vapor deposition; depositing a first silicon oxide film on the first silicon oxide film using plasma chemical vapor deposition using a gas obtained by adding ozone gas to the mixed gas A method for manufacturing a semiconductor device, comprising: depositing a second silicon oxide film by a growth method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146973A JP2668043B2 (en) | 1990-06-04 | 1990-06-04 | Semiconductor device having protective insulating film, method for manufacturing the same, and apparatus for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146973A JP2668043B2 (en) | 1990-06-04 | 1990-06-04 | Semiconductor device having protective insulating film, method for manufacturing the same, and apparatus for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438829A true JPH0438829A (en) | 1992-02-10 |
| JP2668043B2 JP2668043B2 (en) | 1997-10-27 |
Family
ID=15419755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146973A Expired - Fee Related JP2668043B2 (en) | 1990-06-04 | 1990-06-04 | Semiconductor device having protective insulating film, method for manufacturing the same, and apparatus for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668043B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525551A (en) * | 1993-09-20 | 1996-06-11 | Fujitsu Limited | Method for forming insulating film in semiconductor device using a TEOS or HMDS pre-treatment |
| US6197705B1 (en) * | 1999-03-18 | 2001-03-06 | Chartered Semiconductor Manufacturing Ltd. | Method of silicon oxide and silicon glass films deposition |
| US10746988B2 (en) | 2016-03-02 | 2020-08-18 | Fujifilm Corporation | Projection display device, projection control method, and non-transitory computer readable medium storing projection control program |
| WO2021130141A1 (en) * | 2019-12-23 | 2021-07-01 | Ams Ag | Semiconductor device with a bond pad and a sandwich passivation layer and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219232A (en) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Forming method of thin film |
-
1990
- 1990-06-04 JP JP2146973A patent/JP2668043B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219232A (en) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Forming method of thin film |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525551A (en) * | 1993-09-20 | 1996-06-11 | Fujitsu Limited | Method for forming insulating film in semiconductor device using a TEOS or HMDS pre-treatment |
| US6197705B1 (en) * | 1999-03-18 | 2001-03-06 | Chartered Semiconductor Manufacturing Ltd. | Method of silicon oxide and silicon glass films deposition |
| US10746988B2 (en) | 2016-03-02 | 2020-08-18 | Fujifilm Corporation | Projection display device, projection control method, and non-transitory computer readable medium storing projection control program |
| WO2021130141A1 (en) * | 2019-12-23 | 2021-07-01 | Ams Ag | Semiconductor device with a bond pad and a sandwich passivation layer and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2668043B2 (en) | 1997-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008373B1 (en) | Semiconductor device and manufacturing method thereof | |
| US4097889A (en) | Combination glass/low temperature deposited Siw Nx Hy O.sub.z | |
| US5721156A (en) | Method of manufacturing a semiconductor device with a planarized integrated circuit | |
| US6017614A (en) | Plasma-enhanced chemical vapor deposited SIO2 /SI3 N4 multilayer passivation layer for semiconductor applications | |
| US6368899B1 (en) | Electronic device packaging | |
| US4091407A (en) | Combination glass/low temperature deposited Siw Nx Hy O.sub.z | |
| US5306946A (en) | Semiconductor device having a passivation layer with silicon nitride layers | |
| US6319849B1 (en) | Semiconductor device and a process for forming a protective insulating layer thereof | |
| US6274514B1 (en) | HDP-CVD method for forming passivation layers with enhanced adhesion | |
| TW406332B (en) | Insulating layer of semiconductor device | |
| JPH0438829A (en) | Semiconductor device and manufacture thereof | |
| JP2700351B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH056890A (en) | Semiconductor device with passivation multilayer film and manufacture thereof | |
| JPH03133131A (en) | Semiconductor device | |
| JPH03175632A (en) | Semiconductor device and manufacture thereof | |
| JPH06163523A (en) | Fabrication of semiconductor device | |
| JPS621246A (en) | Semiconductor device and manufacture thereof | |
| KR100401504B1 (en) | Method of forming a passivation layer in a semiconductor device | |
| JPS5974651A (en) | Semiconductor device | |
| JPS6210017B2 (en) | ||
| CN115706056A (en) | Semiconductor structure and preparation method thereof | |
| JP2000232100A (en) | Semiconductor device and its manufacture | |
| JPH0245932A (en) | Passivation structure in semiconductor device | |
| JPH03152929A (en) | Semiconductor device | |
| KR100749633B1 (en) | Method of fabricating semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |