JPH0438174B2 - - Google Patents
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- JPH0438174B2 JPH0438174B2 JP5659484A JP5659484A JPH0438174B2 JP H0438174 B2 JPH0438174 B2 JP H0438174B2 JP 5659484 A JP5659484 A JP 5659484A JP 5659484 A JP5659484 A JP 5659484A JP H0438174 B2 JPH0438174 B2 JP H0438174B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデイジタル通信符号の変換に関する。
とくに、伝送路に送信される符号に同一の符号が
連続しないように、送信装置では入力端子の信号
系列に所定論理の符号変換を施して伝送路に送出
し、受信装置では伝送路から受信される信号系列
に上記所定論理の逆論理の符号変換を施して受信
出力とするデイジタル通信方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to conversion of digital communication codes.
In particular, in order to prevent the same code from appearing consecutively in the codes sent to the transmission path, the transmitting device performs code conversion on the signal sequence at the input terminal using a predetermined logic before sending it out to the transmission path, and the receiving device converts the signal sequence received from the transmission path. The present invention relates to a digital communication system in which a signal sequence is subjected to code conversion of the inverse logic of the above-mentioned predetermined logic and is output as a reception output.
光フアイバ通信方式、同軸ケーブル通信方式、
データリンクあるいは無線通信方式などで用いら
れるデータ通信方式では、送信信号系列の符号に
同一論理の符号が連続すると、受信装置では符号
の変化する点が検出できなくなつて、信号の同期
を正しくとることができなくなることがある。こ
れを解決するために、送信装置で所定の論理によ
り信号に符号変換を施して送信信号系列の符号に
変化を与え、受信装置でその逆の符号変換を施し
て元の信号系列を再生する技術が知られている。
Optical fiber communication system, coaxial cable communication system,
In data communication systems used in data links or wireless communication systems, if codes of the same logic occur consecutively in the codes of the transmitted signal sequence, the receiving device cannot detect the point where the codes change, making it difficult to properly synchronize the signals. You may become unable to do so. To solve this problem, a technology is developed in which the transmitting device performs code conversion on the signal using a predetermined logic to change the sign of the transmitted signal sequence, and the receiving device performs the opposite code conversion to reproduce the original signal sequence. It has been known.
このような方式では、送信信号に符号変換を施
すための論理としていつくかのものがある。その
一つはmBIC（ｍ binary with １ complement
insertion）であり、またほかの一つはDmBIM
（differential ｍ binary with １ mark
insertion）である。これらはいずれも公知であ
るのでここでは詳しい説明を省略するが、それぞ
れ得失がありいずれも広く利用されている。ま
た、この他にもいくつかの方式がある。 In such a system, there are several logics for performing code conversion on a transmitted signal. One of them is mBIC (m binary with 1 complement
insertion), and the other is DmBIM
(differential m binary with 1 mark
insertion). Since all of these are well known, a detailed explanation will be omitted here, but each has advantages and disadvantages, and all are widely used. Additionally, there are several other methods.
このような符号変換回路が実装された送信装置
または受信装置では、特定の相手方と通信を行う
ときはよいが、たとえばデータ通信網で結合され
ていくつかの異なる相手と接続されるようになる
と、相手装置がかならずしも同一論理の符号変換
回路を備えているとはかぎらない。従来方式では
このような場合には、複数の符号変換回路を用意
しておき、相手の符号変換回路の種類に応じてこ
れを切り換えて使用するように構成されていた。 A transmitting device or a receiving device equipped with such a code conversion circuit is fine when communicating with a specific party, but if it is connected to several different parties by being connected through a data communication network, for example, The partner device does not necessarily have a code conversion circuit with the same logic. In such a case, the conventional system is configured to prepare a plurality of code conversion circuits and switch between them depending on the type of code conversion circuit of the other party.
〔発明の目的〕
本発明はこのような背景に行われたもので、２
種類の異なる符号変換の論理を一つの装置で、制
御信号により切り換えて使用することができる方
式を提供することを目的とする。[Object of the invention] The present invention was made against this background, and
It is an object of the present invention to provide a system in which different types of code conversion logic can be switched and used by a control signal in one device.
本発明は、符号変換の論理mBICとDmBIMを
切り換えて使用できる符号変換回路を備えたこと
を特徴とする。
The present invention is characterized in that it includes a code conversion circuit that can switch between code conversion logic mBIC and DmBIM.
すなわち本発明は、送信装置には、送信入力信
号が与えられる入力端子と、この入力端子の信号
系列に所定論理の符号変換を施す符号変換手段
と、この手段の出力が接続された送信信号出力端
子とを備え、受信装置には、上記送信装置から受
信される信号が接続される受信信号入力端子と、
この受信信号入力端子の信号系列に上記所定論理
の逆論理の符号変換を施す符号変換手段と、この
手段の出力が接続された受信信号出力端子とを備
えたデイジタル通信方式において、上記送信装置
の符号変換手段は、２値の論理値の制御信号が入
力する制御信号端子と、送信入力信号系列のｍ個
（ｍは１以上の整数）のタイムスロツト毎に１個
の論理値「１」を付加して（ｍ＋１）／ｍ倍の信
号速度の信号系列を得る第一の回路と、この第一
の回路の出力信号と１タイムスロツト遅延した信
号との排他論理和をとる第二の回路と、上記第一
の回路の出力信号のｍ＋１タイムスロツト毎にブ
ロツク同期パルスを発生する第三の回路と、上記
制御信号が一方の論理値であるとき上記第二の回
路で全てのタイムスロツトについて排他論理和を
出力させ、他方の論理値であるとき上記第二の回
路で上記ブロツク同期パルスが出力される毎に１
タイムスロツト前の符号との反対符号を出力させ
る第四の回路とを含み、上記受信装置の符号変換
手段は、２値の論理値の制御信号が入力する制御
信号端子と、上記第二の回路に対応して１タイム
スロツト遅延した信号との排他論理和をとる第五
の回路と、上記制御信号の論理値にしたがつて上
記第五の回路の出力信号または上記受信信号入力
端子の信号のいずれかを選択する第六の回路と、
この第六の回路の出力信号から上記送信装置でｍ
＋１タイムスロツトごとに付加された符号を除去
し上記送信入力信号系列と等しい信号速度の信号
を得る第七の回路とを含むことを特徴とする。 That is, in the present invention, the transmitter includes an input terminal to which a transmission input signal is applied, code conversion means for performing code conversion of a predetermined logic on the signal sequence of this input terminal, and a transmission signal output to which the output of this means is connected. The receiving device includes a received signal input terminal to which a signal received from the transmitting device is connected;
In a digital communication system comprising code conversion means for performing code conversion of the signal sequence of the received signal input terminal in an inverse logic to the predetermined logic, and a received signal output terminal to which the output of this means is connected, The code conversion means converts one logical value "1" into a control signal terminal into which a binary logical value control signal is input, and one logical value "1" for each of m time slots (m is an integer of 1 or more) of the transmission input signal series. A first circuit that obtains a signal sequence with a signal speed of (m+1)/m times the signal speed by adding the signal, and a second circuit that takes the exclusive OR of the output signal of this first circuit and a signal delayed by one time slot. , a third circuit that generates a block synchronization pulse every m+1 time slots of the output signal of the first circuit, and a second circuit that generates a block synchronization pulse for every m+1 time slots of the output signal of the first circuit; The logical sum is output, and when it is the other logical value, 1 is output every time the block synchronization pulse is output in the second circuit.
a fourth circuit that outputs a code opposite to the code before the time slot; a fifth circuit that performs an exclusive OR with a signal delayed by one time slot corresponding to the output signal of the fifth circuit or the signal of the received signal input terminal according to the logical value of the control signal. a sixth circuit to select one;
From the output signal of this sixth circuit, m
The present invention is characterized in that it includes a seventh circuit that removes the code added every +1 time slot and obtains a signal having a signal speed equal to the transmission input signal sequence.
〔実施例による説明〕
第１図は本発明第一の発明の実施例装置ブロツ
ク構成図である。TXは送信装置であり、RXは
受信装置である。送信装置には、送信信号が与え
られる入力端子１と、送信信号出力端子２と、制
御信号端子３とを備える。送信信号出力端子２の
出力信号は伝送路４を介して受信装置RXに達
し、受信信号入力端子５と、制御信号端子６と、
受信信号出力端子７とを備える。[Explanation based on an embodiment] FIG. 1 is a block diagram of an apparatus according to a first embodiment of the present invention. TX is a transmitting device and RX is a receiving device. The transmitter includes an input terminal 1 to which a transmission signal is applied, a transmission signal output terminal 2, and a control signal terminal 3. The output signal of the transmission signal output terminal 2 reaches the reception device RX via the transmission line 4, and is sent to the reception signal input terminal 5, the control signal terminal 6,
and a received signal output terminal 7.
送信装置には、入力端子１の信号系列を入力と
しこの信号系列をそのクロツク信号周波数の
（ｍ＋１）／ｍ 倍
のクロツク信号周波数の信号に変換する速度変換
回路１１を備える。この速度変換回路１１の送信
出力信号系列にはｍタイムスロツト毎に空きのタ
イムスロツトが生じることになる。速度変換回路
１１から信号が取り出されブロツク同期回路１２
に入力する。このブロツク同期回路１２は、端子
１の信号のｍタイムスロツト毎に論理「１」の信
号を発生する回路であつてその出力信号は、速度
変換回路１１の出力とともにオア回路２１に入力
する。このオア回路２１の出力は排他的論理和回
路２２の一方の入力に接続される。この排他的論
理和回路２２の出力は送信信号出力端子２に接続
される。 The transmitter is equipped with a speed conversion circuit 11 which receives the signal sequence at the input terminal 1 and converts this signal sequence into a signal having a clock signal frequency (m+1)/m times the clock signal frequency. In the transmission output signal series of the speed conversion circuit 11, there will be an empty time slot every m time slots. A signal is taken out from the speed conversion circuit 11 and sent to the block synchronization circuit 12.
Enter. This block synchronization circuit 12 is a circuit that generates a logic "1" signal every m time slots of the signal at the terminal 1, and its output signal is input to the OR circuit 21 together with the output of the speed conversion circuit 11. The output of this OR circuit 21 is connected to one input of an exclusive OR circuit 22. The output of this exclusive OR circuit 22 is connected to the transmission signal output terminal 2.
制御信号端子３はアンド回路３１の入力に接続
される。ブロツク同期回路１２の出力はアンド回
路３１の他方の入力に接続される。アンド回路３
１の出力は制御信号端子３の信号とともに、オア
回路３３の入力に接続される。オア回路３３の出
力はアンド回路３０の入力に接続され、アンド回
路３０の出力は排他的論理和回路２２の他方の入
力に接続される。排他的論理和回路２２の出力
は、１タイムスロツトの遅延を与える遅延回路２
３を介してアンド回路３０の他方の入力に接続さ
れる。 Control signal terminal 3 is connected to an input of AND circuit 31 . The output of block synchronization circuit 12 is connected to the other input of AND circuit 31. AND circuit 3
The output of 1 is connected to the input of the OR circuit 33 together with the signal of the control signal terminal 3. The output of the OR circuit 33 is connected to the input of the AND circuit 30, and the output of the AND circuit 30 is connected to the other input of the exclusive OR circuit 22. The output of the exclusive OR circuit 22 is sent to the delay circuit 2 which provides a delay of one time slot.
3 to the other input of the AND circuit 30.
受信装置では、受信信号入力端子５は排他的論
理和回路２５の入力に接続され、分岐されて遅延
回路２４を介して、同じく排他的論理和回路２５
の他方の入力に接続される。さらに受信信号入力
端子５の信号は分岐されてフンド回路３４の一方
の入力に接続され、排他的論理和回路２５の出力
はアンド回路３５の一方の入力に接続される。ア
ンド回路３４の他方の入力には制御信号端子６の
信号が接続され、この制御信号端子６の信号は反
転回路３６を経由してアンド回路３５の他方の入
力に接続される。アンド回路３４および３５の両
出力はオア回路３７の二つの入力に接続される。
ブロツク同期回路１２分は排他的論理和回路２５
の出力を入力として、（ｍ＋１）タイムスロツト
毎に論理「１」の信号を発生する回路である。排
他的論理和回路３７の出力は速度変換回路１１′
に入力され、ブロツク同期回路１２′の出力にし
たがつて、送信装置で（ｍ＋１）タイムスロツト
毎に挿入された符号を除去して、受信信号出力端
子７にその出力信号系列を送出する。 In the receiving device, the received signal input terminal 5 is connected to the input of the exclusive OR circuit 25, branched off, passed through the delay circuit 24, and then connected to the exclusive OR circuit 25.
is connected to the other input of Further, the signal at the received signal input terminal 5 is branched and connected to one input of the fund circuit 34, and the output of the exclusive OR circuit 25 is connected to one input of the AND circuit 35. The signal at the control signal terminal 6 is connected to the other input of the AND circuit 34, and the signal at the control signal terminal 6 is connected to the other input of the AND circuit 35 via the inverting circuit 36. Both outputs of AND circuits 34 and 35 are connected to two inputs of OR circuit 37.
Block synchronous circuit 12 is exclusive OR circuit 25
This circuit receives the output of ``1'' as an input and generates a logic ``1'' signal every (m+1) time slots. The output of the exclusive OR circuit 37 is sent to the speed conversion circuit 11'
According to the output of the block synchronization circuit 12', the transmitter removes the codes inserted every (m+1) time slots and sends the output signal sequence to the received signal output terminal 7.
第２図はこの実施例装置の動作説明用のタイム
チヤートである。第２図Ａ〜Ｅは第１図に×印を
付して示すＡ〜Ｅの信号波形図である。この例は
ｍを４に設定したものである。端子１の信号Ａは
速度変換回路１１で5/4倍の速度で変換されて、
その５タイムスロツト目は空きのタイムスロツト
である。ブロツク同期回路からこの空きのタイム
スロツト毎に第２図Ｅで示すように符号「１」が
送出され、これがオア回路２１で挿入されて第２
図Ｃのようになる。 FIG. 2 is a time chart for explaining the operation of this embodiment device. 2A to 2E are signal waveform diagrams of A to E shown in FIG. 1 with x marks added thereto. In this example, m is set to 4. Signal A at terminal 1 is converted at 5/4 times the speed by speed conversion circuit 11,
The fifth time slot is an empty time slot. As shown in FIG. 2E, a code "1" is sent out from the block synchronization circuit for each empty time slot, and this is inserted by the OR circuit 21 and the second
It will look like Figure C.
ここでこの装置は制御信号端子３および６に、
「１」があるときと「０」があるときの２つのモ
ードがある。制御信号端子３および６に「１」が
ある第一モードでは、アンド回路３１が有効であ
りブロツク同期回路１２から送出される符号
「１」は、アンド回路３１、オア回路３３を経由
してアンド回路３０に入力し、（ｍ＋１）タイム
スロツト毎にアンド回路３０を有効にする。アン
ド回路３０には遅延回路２３からその前のタイム
スロツトの信号I4が入力し、（ｍ＋１）タイムス
ロツト毎に排他的論理和回路２２に供給される。
その前にのタイムスロツトの信号I4が「１」であ
れば、ブロツク同期回路１２から送出される
「１」と同一であり、排他的論理和回路２２には
「０」が出力される。その前のタイムスロツトの
信号I4が「０」であれば、ブロツク同期回路１２
から送出される「１」と相違して、排他的論理和
回路２２には「１」が出力される。すなわちその
前のタイムスロツトの信号I4の反転符号が送出さ
れ、その信号系列は第２図Ｂのようになる。 Here, the device has control signal terminals 3 and 6 connected to
There are two modes: when there is a "1" and when there is a "0". In the first mode in which the control signal terminals 3 and 6 are "1", the AND circuit 31 is enabled and the code "1" sent from the block synchronization circuit 12 is outputted via the AND circuit 31 and the OR circuit 33. The AND circuit 30 is enabled every (m+1) time slots. The signal I 4 of the previous time slot is input from the delay circuit 23 to the AND circuit 30, and is supplied to the exclusive OR circuit 22 every (m+1) time slots.
If the signal I4 of the previous time slot is "1", it is the same as "1" sent out from the block synchronization circuit 12, and "0" is outputted to the exclusive OR circuit 22. If the signal I4 of the previous time slot is "0", the block synchronization circuit 12
Unlike the "1" sent from the exclusive OR circuit 22, "1" is output from the exclusive OR circuit 22. That is, the inverted sign of the signal I4 of the previous time slot is sent out, and the signal sequence becomes as shown in FIG. 2B.
この第一のモードでは、第１図に示す回路は、
第３図に示す回路と等価になる。 In this first mode, the circuit shown in FIG.
This is equivalent to the circuit shown in FIG.
受信装置でも、制御信号端子６に「１」がある
とアンド回路３４が有効になりアンド回路３５が
無効になる。したがつて、ｍ＋１タイムスロツト
毎に現れる4を除去すれば、元の信号を再生する
ことができる。 In the receiving device as well, when the control signal terminal 6 has "1", the AND circuit 34 is enabled and the AND circuit 35 is disabled. Therefore, by removing 4 that appears every m+1 time slots, the original signal can be reproduced.
第二のモードでは、制御信号端子３および６に
「０」が入力され、第１図の回路はアンド回路３
１および３４が無効になるので、その等価回路は
第４図のようになる。この回路の動作を説明す
る。第４図Ｃ点には第２図Ｃで示される信号が入
力される。第４図Ｃ点が接続している排他的論理
和回路の他方の入力には、第４図Ｄ点を１ブロツ
ク遅延された信号が入力する。したがつて第２図
においてI2とX1との排他的論理和が出力X2とな
る。特に５ビツト目は「１」であるから、「１」
と「X4」の排他的論理和「4」がX5となる。こ
れはよく知られたDmBIC符号である。 In the second mode, "0" is input to control signal terminals 3 and 6, and the circuit of FIG.
1 and 34 are invalidated, the equivalent circuit becomes as shown in FIG. The operation of this circuit will be explained. The signal shown in FIG. 2 C is input to point C in FIG. 4. A signal delayed by one block from point D in FIG. 4 is input to the other input of the exclusive OR circuit to which point C in FIG. 4 is connected. Therefore, in FIG. 2, the exclusive OR of I 2 and X 1 becomes the output X 2 . Especially since the 5th bit is "1", "1"
The exclusive OR “ 4 ” of “X 4 ” and “X 4 ” becomes X 5 . This is the well-known DmBIC code.
第一のモードは公知のDmBIC符号変換であり、
第二のモードは高地のDmBIM符号変換である。
したがつて第１図の回路では、制御信号端子３お
よび６に与える信号「１」または「０」に応じ
て、この二つの符号変換論理を選択することがで
きることになる。 The first mode is the well-known DmBIC transcoding,
The second mode is high altitude DmBIM transcoding.
Therefore, in the circuit shown in FIG. 1, these two code conversion logics can be selected depending on the signals "1" or "0" applied to the control signal terminals 3 and 6.
第５図は本発明第二実施例装置のブロツク構成
図である。この例は第１図に示した第一の実施例
装置と較べると、送信装置の出力回路にアンド回
路および遅延回路の代わりに、反転回路４１およ
びセツトリセツト付のＤ形フリツプフロツプ４２
を用いたところに特徴がある。その作用は同様で
ある。また、第５図の回路では受信装置に端子８
を設け、この端子８に符号誤り検出信号を得るよ
うにしたものである。反転回路４３およびアンド
回路４４は伝送路で生じた符号誤りを検出する回
路であつて、送信装置で挿入された（ｍ＋１）番
目のタイムスロツトの符号の誤りを検出できる。
ブロツク同期回路１２′から第２図Ｅに示す「１」
が送出されるタイミングでは、排他的論理和回路
２５の出力は第一のモードでも第二のモードでも
「１」となるはずであり、このとき「０」が現れ
ればこれは誤りとして、端子８に誤り検出信号が
送出される。この誤り検出回路は上述の二つのモ
ードのいずれにも使用することができる。 FIG. 5 is a block diagram of an apparatus according to a second embodiment of the present invention. Compared to the first embodiment shown in FIG. 1, this example has an inverting circuit 41 and a D-type flip-flop 42 with reset instead of an AND circuit and a delay circuit in the output circuit of the transmitting device.
It is distinctive in that it is used. The effect is similar. In addition, in the circuit shown in Fig. 5, the receiving device has terminal 8.
is provided, and a code error detection signal is obtained at this terminal 8. The inverting circuit 43 and the AND circuit 44 are circuits for detecting code errors occurring in the transmission path, and can detect code errors in the (m+1)th time slot inserted by the transmitter.
"1" shown in FIG. 2E from the block synchronization circuit 12'
At the timing when is sent out, the output of the exclusive OR circuit 25 should be "1" in both the first mode and the second mode, and if "0" appears at this time, this is considered an error and the output is sent to the terminal 8. An error detection signal is sent out. This error detection circuit can be used in either of the two modes described above.
第６図は本発明第二の発明を説明するためのブ
ロツク構成図である。この図は上述の実施例装置
を複数縦続に接続し、対となる送信装置および受
信装置の制御信号端子３および６に、時間ととも
に「１」および「０」がひんぱんに変化する制御
信号を与えるようにしたものである。制御信号は
たとえば音声信号周波数程度の低い周波数で周波
的に変化することが好ましい。縦続接続された複
数の区間では、それぞれ対となる送信装置および
受信装置に信号源５１および５２から、別個に制
御信号を与えることができる。 FIG. 6 is a block diagram for explaining the second invention of the present invention. This figure shows a plurality of the above-mentioned embodiment devices connected in cascade, and a control signal that frequently changes "1" and "0" over time is applied to the control signal terminals 3 and 6 of the paired transmitting device and receiving device. This is how it was done. Preferably, the control signal varies in frequency at a low frequency, such as the audio signal frequency. In a plurality of cascade-connected sections, control signals can be separately given from the signal sources 51 and 52 to the transmitting device and receiving device that are paired, respectively.
このように構成すると、伝送路信号に秘話性を
与えることができる。また、なんらかの原因によ
り伝送路を組織的に発生するタイミングジツタを
抑圧することができる。また、伝送路が無線伝送
路であるときには、隣接する伝送路で制御信号を
別個に変化させることにより、伝送路符号のスペ
クトル特性を変化することができるので、チヤン
ネル間干渉あるいはクロストークを改善すること
ができる。 With this configuration, secrecy can be imparted to the transmission path signal. Furthermore, timing jitter that systematically occurs in the transmission path due to some cause can be suppressed. Additionally, when the transmission path is a wireless transmission path, the spectral characteristics of the transmission path code can be changed by changing the control signals separately on adjacent transmission paths, which improves inter-channel interference or crosstalk. be able to.
制御信号は保守用の通信路を用いて伝送するこ
とができる。保守用の通信路は主信号の通路と別
であつても、主信号の中に挿入されるものでもい
ずれでもよい。また、上述のように端子８に送出
される符号誤り検出信号を監視することにより、
運用中の監視を行うことができる。 The control signal can be transmitted using a maintenance communication channel. The maintenance communication path may be separate from the main signal path or may be inserted into the main signal path. In addition, by monitoring the code error detection signal sent to the terminal 8 as described above,
Monitoring during operation can be performed.
〔発明の効果〕
以上説明したように、本発明によれば、一つの
回路で異なる符号変換論理に対して対応すること
ができる方式が得られる。通信相手により符号変
換の論理が異なる場合に、本発明はきわめて有利
である。[Effects of the Invention] As explained above, according to the present invention, a system is obtained in which one circuit can support different code conversion logics. The present invention is extremely advantageous when the code conversion logic differs depending on the communication partner.
また、符号誤り検出を併用すれば、伝送路の監
視を併せて実行することがいきる利点がある。 Furthermore, if code error detection is used in combination, there is an advantage that the transmission path can be monitored at the same time.
さらに、符号変換の論理を切り換える制御信号
を時間とともにひんぱんに変化させることによ
り、通信に秘話性を与え、相互干渉を軽減するこ
とができる利点がある。 Furthermore, by frequently changing the control signal for switching the logic of code conversion over time, there is an advantage that confidentiality can be imparted to communication and mutual interference can be reduced.
第１図は本発明第一の発明の実施例装置ブロツ
ク構成図。第２図はその動作説明用タイムチヤー
ト。第３図はその第一のモードの等価回路。第４
図はその第二のモードの等価回路。第５図は本発
明第二の発明の実施例装置ブロツク構成図。第６
図は本発明第三の発明を説明するためのブロツク
構成図。
１……送出信号入力端子、２……送出信号出力
端子、３……制御信号端子、４……伝送路、５…
…受信信号入力端子、６……制御信号端子、７…
…受信信号出力端子。
FIG. 1 is a block diagram of an apparatus according to a first embodiment of the present invention. Figure 2 is a time chart for explaining its operation. Figure 3 shows the equivalent circuit of the first mode. Fourth
The figure shows the equivalent circuit of the second mode. FIG. 5 is a block diagram of a device according to a second embodiment of the present invention. 6th
The figure is a block configuration diagram for explaining the third invention of the present invention. 1... Sending signal input terminal, 2... Sending signal output terminal, 3... Control signal terminal, 4... Transmission line, 5...
...Receive signal input terminal, 6...Control signal terminal, 7...
...Receive signal output terminal.
Claims (1)
力端子と、この入力端子の信号系列に所定論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された送信信号出力端子とを備え、 受信装置には、上記送信装置から受信される信
号が接続される受信信号入力端子と、この受信信
号入力端子の信号系列に上記所定論理の逆論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された受信信号出力端子とを備えた デイジタル通信方式において、 上記送信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 送信入力信号系列のｍ個（ｍは１以上の整数）
のタイムスロツト毎に１個の論理値「１」を付加
して（ｍ＋１）／ｍ倍の信号速度の信号系列を得
る第一の回路と、 この第一の回路の出力信号と１タイムスロツト
遅延した信号との排他論理和をとる第二の回路
と、 上記第一の回路の出力信号のｍ＋１タイムスロ
ツト毎にブロツク同期パルスを発生する第三の回
路と、 上記制御信号が一方の論理値であるとき上記第
二の回路で全てのタイムスロツトについて排他論
理和を出力させ、他方の論理値であるとき上記第
二の回路で上記ブロツク同期パルスが出力される
毎に１タイムスロツト前の符号との反対符号を出
力させる第四の回路と を含み、 上記受信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 上記第二の回路に対応して１タイムスロツト遅
延した信号との排他論理和をとる第五の回路と、 上記制御信号の論理値にしたがつて上記第五の
回路の出力信号または上記受信信号入力端子の信
号のいずれかを選択する第六の回路と、 この第六の回路の出力信号から上記送信装置で
ｍ＋１タイムスロツトごとに付加された符号を除
去し上記送信入力信号系列と等しい信号速度の信
号を得る第七の回路と を含むことを特徴とするデイジタル通信方式。 ２ 送信装置には、送信入力信号が与えられる入
力端子と、この入力端子の信号系列に所定論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された送信信号出力端子とを備え、 受信装置には、上記送信装置から受信される信
号が接続される受信信号入力端子と、この受信信
号入力端子の信号系列に上記所定論理の逆論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された受信信号出力端子とを備えた デイジタル通信方式において、 上記送信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 送信入力信号系列のｍ個（ｍは１以上の整数）
のタイムスロツト毎に１個の論理値「１」を付加
して（ｍ＋１）／ｍ倍の信号速度の信号系列を得
る第一の回路と、 この第一の回路の出力信号と１タイムスロツト
遅延した信号との排他論理和をとる第二の回路
と、 上記第一の回路の出力信号のｍ＋１タイムスロ
ツト毎にブロツク同期パルスを発生する第三の回
路と、 上記制御信号が一方の論理値であるとき上記第
二の回路で全てのタイムスロツトについて排他論
理和を出力させ、他方の論理値であるとき上記第
二の回路で上記ブロツク同期パルスが出力される
毎に１タイムスロツト前の符号との反対符号を出
力させる第四の回路と を含み、 上記受信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 上記第二の回路に対応して１タイムスロツト遅
延した信号との排他論理和をとる第五の回路と、 上記制御信号の論理値にしたがつて上記第五の
回路の出力信号または上記受信信号入力端子の信
号のいずれかを選択する第六の回路と、 この第六の回路の出力信号から上記送信装置で
ｍ＋１タイムスロツトごとに付加された符号を除
去し上記送信入力信号系列と等しい信号速度の信
号を得る第七の回路と を含み、 上記送信装置および上記受信装置の各制御信号
端子に共通に、時間とともに変化する制御信号を
供給する信号源を備えた ことを特徴とするデイジタル通信方式。[Claims] 1. A transmitting device includes an input terminal to which a transmission input signal is applied, a code converting means for performing code conversion of a predetermined logic on a signal sequence of this input terminal, and a transmitter to which the output of this means is connected. and a signal output terminal, the receiving device includes a received signal input terminal to which a signal received from the transmitting device is connected, and a signal sequence of the received signal input terminal is subjected to code conversion of the inverse logic of the predetermined logic. In a digital communication system comprising a code conversion means and a received signal output terminal connected to the output of this means, the code conversion means of the transmitting device has a control signal terminal to which a control signal of a binary logical value is input. , m transmission input signal sequences (m is an integer greater than or equal to 1)
A first circuit that adds one logical value "1" to each time slot to obtain a signal sequence with a signal speed of (m+1)/m times, and an output signal of this first circuit and a delay of one time slot. a second circuit that takes an exclusive OR with the signal output from the first circuit; a third circuit that generates a block synchronization pulse every m+1 time slots of the output signal of the first circuit; At some point, the second circuit outputs the exclusive OR for all time slots, and when the other logic value is reached, the second circuit outputs the code of one time slot before every time the block synchronization pulse is output. and a fourth circuit that outputs the opposite sign of the signal, and the code converting means of the receiving device includes a control signal terminal to which a control signal of a binary logical value is input, and a fourth circuit that outputs a signal opposite to the sign of the signal. a fifth circuit that performs an exclusive OR with the lot-delayed signal; and a fifth circuit that selects either the output signal of the fifth circuit or the signal of the received signal input terminal according to the logical value of the control signal. and a seventh circuit that removes codes added every m+1 time slots by the transmitting device from the output signal of the sixth circuit to obtain a signal having a signal speed equal to the transmitting input signal sequence. A digital communication method characterized by: 2. The transmitting device includes an input terminal to which a transmission input signal is applied, code conversion means for performing code conversion according to a predetermined logic on the signal sequence of this input terminal, and a transmission signal output terminal to which the output of this means is connected. , the receiving device includes a received signal input terminal to which a signal received from the transmitting device is connected, a code converting means for performing code conversion on the signal sequence of the received signal input terminal in an inverse logic to the predetermined logic; In a digital communication system, the code conversion means of the transmitting device includes: a control signal terminal into which a control signal of a binary logical value is input; m pieces (m is an integer greater than or equal to 1)
a first circuit that obtains a signal sequence with a signal speed of (m+1)/m times by adding one logical value "1" to each time slot; and an output signal of this first circuit and a delay of one time slot. a second circuit that performs an exclusive OR with the output signal of the first circuit; a third circuit that generates a block synchronization pulse every m+1 time slots of the output signal of the first circuit; At some point, the second circuit outputs the exclusive OR for all time slots, and when the other logic value is reached, the second circuit outputs the code of one time slot before each time the block synchronization pulse is output. and a fourth circuit that outputs the opposite sign of the signal, and the code converting means of the receiving device includes a control signal terminal to which a control signal of a binary logical value is input, and a fourth circuit that outputs a signal opposite to the sign of the signal. a fifth circuit that performs an exclusive OR with the lot-delayed signal; and a fifth circuit that selects either the output signal of the fifth circuit or the signal of the received signal input terminal according to the logical value of the control signal. and a seventh circuit that removes codes added every m+1 time slots by the transmitting device from the output signal of the sixth circuit to obtain a signal having a signal speed equal to the transmitting input signal series. . A digital communication system, comprising a signal source that commonly supplies a control signal that changes over time to each control signal terminal of the transmitting device and the receiving device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659484A JPS60199258A (en) | 1984-03-24 | 1984-03-24 | Digital communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659484A JPS60199258A (en) | 1984-03-24 | 1984-03-24 | Digital communication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199258A JPS60199258A (en) | 1985-10-08 |
| JPH0438174B2 true JPH0438174B2 (en) | 1992-06-23 |
Family
ID=13031522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5659484A Granted JPS60199258A (en) | 1984-03-24 | 1984-03-24 | Digital communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60199258A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2643481B1 (en) * | 1989-02-22 | 1991-05-31 | Peugeot | METHOD AND DEVICE FOR TRANSMITTING INFORMATION BETWEEN STATIONS OF A COMMUNICATION NETWORK, IN PARTICULAR FOR A MOTOR VEHICLE |
-
1984
- 1984-03-24 JP JP5659484A patent/JPS60199258A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60199258A (en) | 1985-10-08 |
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