JPH0438013B2 - - Google Patents

Description

【発明の詳細な説明】 ［概 要］ 主記憶の１ビツトエラーまたは２ビツトエラー
を起したアドレス、即ちFSAアドレスを記憶す
るFSAアドレス・パイプラインを、RAMをもつ
て構成し、FSAエラー検出時にRAMの書込みを
停止し、そのときのRAMアドレスから定数を減
算器したアドレスでFSAアドレスを取り出す方
式であり、これによりハードウエア量を格段に小
さくできる。また、ヒストリ制御回路およびスキ
ヤン制御回路を付加することにより、ヒストリ回
路ならびにスキヤンアウト回路として共用するこ
とができる。

［産業上の利用分野］ 本発明は、主記憶装置（以下、メモリと略称す
る）において１ビツトエラーまたは２ビツトエラ
ー等を起した障害アドレス、即ちFailing
Storage Address（以下、FSAと略称する）を格
納するためのFSAアドレス・パイプラインの制
御方式に関する。

［従来の技術］ 第５図は、従来のFSAアドレス・パイプライ
ンの制御方式を示すブロツク図である。

中央処理装置（以下、CPUと略称する）内の
メモリ・アクセス要求は、CPUポートに集めら
れ、チヤネルプロセツサ（以下、CHPと略称す
る）からのメモリ・アクセス要求はCHPポート
に集められ、優先処理回路に入れられ、優先度の
高いものから順に出力されて、FSAアドレス・
パイプラインに入れられる。

FSAアドレス・パイプラインのサイクル１レ
ジスタ（CYC−１−Ｒ）で、メモリに対するア
クセス要求アドレスとして出力される。

FSAエラーが発生したとき、ｋサイクル後に
FSAエラーを検出できるシステムでは、サイク
ルｋとのレジスタ（CYC−ｋ−Ｒ）からFSAア
ドレスを取り出すと、FSA処理を行うことがで
きる。

従来方式では、FSAアドレス・パイプライン
は、 第５図に示すような、サイクル１のレジスタ
（CYC−１−Ｒ）からサイクルｋのレジスタ
（CYC−ｋ−Ｒ）まで、毎サイクルごとにFSA
アドレスがシフトするシフトレジスタによつて
構成するか、または、 多数のレジスタの集団からなり、各レジスタ
にアドレスを持ち、これらにアクセスするため
アドレス・カウンタを備えたレジスタ・フアイ
ルにより、等価的にと同一になるよう構成し
ていた。

［発明が解決しようとする問題点］ 上記、従来方式では、ハードウエア量が非常に
大きくなるという欠点がある。

また従来は、システムに何等かのエラーが発生
したとき、その動作の履歴を記憶するヒストリ回
路には専用のヒストリRAMを必要としていた。

本発明は、このような従来方式の問題点を解消
した新規なFSAアドレス・パイプライン方式を
提供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明の障害アドレス・パイプライン
の制御方式の原理ブロツク図を示す。

第１図において、１はFSA−RAMであつて、
FSAアドレスを毎サイクル記憶するRAMであ
る。

２はFSAレジスタであつて、第５図に示す
FSAアドレス・パイプラインのサイクル１レジ
スタ（CYC−１−Ｒ）に相当する。３はFSA−
RAMからの読出しデータのレジスタである。

４はアドレス・カウンタであつて、毎サイクル
ごとに＋１して、FSA−RAM１のアドレスを作
成する。

５は減算器であつて、エネーブルとなつたと
き、アドレス・カウンタ４の出力から定数Ｌを減
算する。定数Ｌはメモリ・アドレスが入力されて
からメモリの１ビツトエラーまたは２ビツトエラ
ーが検出されるまでのサイクル数である。

FSAエラーが発生せず、且つ通常動作の場合
は、アドレス・カウンタ４の値がそのままFSA
−RAM１に入力され、FSA−RAMへの書込み
が行われる。

FSAエラーが発生した場合は、FSAエラーを
検出したタイミングで、FSA−RAMの書込みを
止め、減算器５がエネーブルとなつて、アドレ
ス・カウンタ４の現在の値から定数Ｌを減算した
値がRAMアドレスとしてFSA−RAM１に入力
され、次のサイクルで読出しレジスタ３にFSA
アドレスが得られる。

６はスキヤン制御回路であつて、アドレス・カ
ウンタ４の出力値にスキヤンアドレスを加算する
回路、およびFSA−RAM１の読出しデータにス
キヤンゲートをかける読出しゲート回路から成
る。

これにより、FSA−RAM１の記憶内容をアド
レス方向およびビツト方向にスキヤンアウトする
ことができる。

７はヒストリ制御回路であつて、アドレス・カ
ウンタ４を停止させる、またはインクリメントさ
せる制御入力を送出し、またFSA−RAM１への
書込みを停止させる入力を出すことができる。

これにより、システムに何等かのエラーが発生
して、ヒストリ・トリガ信号が「オン」となつた
ときの履歴をFSA−RAM１に記録し、これをス
キヤンアウトして読み出すことができる。

［作 用］ 上記構成によつて、RAMによつてFSAアドレ
ス・パイプラインを構成することができ、従来の
シフトレジスタによる方式に比べて、ハードウエ
ア物量を非常に少なくすることができる。

また、スキヤン制御回路を設けることにより、
従来のレジスタを使用した方式と同様に、FSA
−RAMの記憶内容をスキヤンアウトすることが
でき、且つ、FSA−RAMをスキヤンしながら、
シングルサイクル・モードで動作させることがで
きる。

さらに、ヒストリ制御回路を設けることによつ
て、FSA−RAMを、ヒストリ用のRAMとして
兼用して使用することができ、ヒストリ専用
RAMを設ける場合に比べ、格段にハードウエア
物量を削減できる。

［実施例］ 以下第２図に示す実施例により、本発明をさら
に具体的に説明する。

第２図において、第１図と同一の符号は同一の
対象物を示す。

第２図に基づいて、本実施例の各モードにおけ
る動作を説明する。

(1) FSAアドレス・パイプラインとしての動
作： FSAエラーが発生せず、且つ通常動作の場合
は、FSAバリツドは「オフ」、スキヤンアウト・
エネーブルは「オフ」である。

したがつて、減算器５および加算器６１ともに
有効化されず、アドレス・カウンタ４の値が、そ
のままRAMアドレスとして、FSA−RAM１に
入力される。アドレス・カウンタ４は、毎サイク
ルごとにアドレスを＋１づつ更新し、FSA−
RAM１の最大アドレスになると０に戻る。

FSAバリツドは「オフ」であり、ヒストリ・
ビジイも「オフ」であるから、ORゲート８１の
出力は“０”でインバータ８２の導出力は１とな
り、ANDゲート８３によつて、クロツクごとに
ライトエネーブル信号は“１”となり、FSA−
RAMは毎サイクル書き込まれる。

FSAエラーが発生した場合は、FSAエラーを
検出したタイミングで、FSAバリツドが「オン」
となる。

FSAバリツドが「オン」となると、ライトエ
ネーブル信号は“０”となり、FSAバリツドが
「オン」の間は書込みは行われない。

FSAバリツドが「オン」となつたことにより、
減算器５は有効化され、アドレス・カウンタ４の
値より定数Ｌが減算され、その値がRAMアドレ
スとしてFSA−RAM１に入力する。次のサイク
ルに、読出しレジスタ３にFSAアドレスが得ら
れる。

(2) スキヤン回路としての動作： スキヤンアウト・エネーブルが「オン」のとき
は、加算器６１が有効化され、アドレス・カウン
タ４の値とスキヤンアドレス０が加算されて、そ
の値をRAMアドレスとして、FSA−RAM１に
入力する。

これによつて、アドレス方向のスキヤンアウト
を行うことができる。また、このようにFSA−
RAMのアドレスをアドレス・カウンタ４の値と
スキヤンアドレス０で加算しているので、従来方
式のシフトレジスタと同様にシフトさせて見るこ
とができる。

また、読出しゲート６２にスキヤンアドレス１
を入力することによつて、FSA−RAM１の読出
し出力をビツト・方向にスキヤンアウトすること
ができる。

さらに、シングルサイクル・モード（クロツク
を１回づつ与えてシステムの動作を調べるモー
ド）時において、スキヤンアウト・エネーブルと
しているときは、システムを第３図に示すように
保証することによつて、FSA−RAM１をスキヤ
ンしながら、シングルサイクル・モードで動作さ
せることができる。

(3) ヒストリ回路としての動作： システムがヒストリを記録するモードとなつて
おり、且つシステムの中で何等かのエラーが発生
した場合は、ヒストリ・トリガ信号が「オン」と
なり、ヒストリ制御回路７がSTOP信号を送出し
てアドレス・カウンタ４を停止させる。

同時に、ヒストリ・ビジイ信号を「オン」と
し、ANDゲート８３の出力のライトエネーブル
を「オフ」として、FSA−RAM１への書込みを
停止させる。

ヒストリ・データのビツト方向のスキヤンアウ
トは、読出しゲート６２にスキヤンアドレス１を
与えることにより行うことができる。

ヒストリ回路として動作させるときは、スキヤ
ンアウト・エネーブル信号は「オフ」である。

ヒストリ制御回路７よりINC信号を送出して、
アドレス・カウンタ４を１づずつインクリメント
させて、そのつどビツト方向にスキヤンアウトす
る。

第４図はヒストリ・フオーマツトとそのスキヤ
ンアウトを示す図である。

［発明の効果］ 以上説明のように本発明によれば、従来のシフ
トレジスタ方式に比べてハードウエア量が格段に
小さくなり、ヒストリ回路のRAMと兼用できて
そのハードウエア量を削減でき、実用上の効果は
きわめて大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例の回路図、第３図はシングルサイク
ル・モード時のタイミング図、第４図はヒスト
リ・フオーマツトとそのスキヤンアウトを示す
図、第５図は従来のFSAアドレス・パイプライ
ン制御方式のブロツク図である。 図面において、１はFSA−RAM、２はサイク
ル１レジスタ、３は読出しレジスタ、４はアドレ
ス・カウンタ、５は減算器、６はスキヤン制御回
路、７はヒストリ制御回路、６１は加算器、６２
は読出ゲート、８１はORゲート、８２はインバ
ータ、８３はANDゲート、をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶へのアクセスアドレスを毎サイクル記
   憶するFSA−RAM１と、 毎サイクルごとにカウントアツプし該FSA−
   RAM１のアドレスを作成するアドレス・カウン
   タ４と、 該アドレス・カウンタ４の出力値より定数を減
   算する減算器５と、 前記アドレス・カウンタ４の出力値に走査アド
   レスを加えて前記FSA−RAM１に入力する回路
   および該FSA−RAM１の読出しデータをビツト
   方向に走査して出力するゲート回路から成るスキ
   ヤン制御回路６とを備え、 正常時は毎サイクルごとに主記憶アドレスを前
   記FSA−RAM１に記憶させ、主記憶に１ビツト
   エラーまたは２ビツトエラーの発生が検出された
   とき、前記FSA−RAM１への書込みを停止し、
   前記減算器５を可能化して前記定数を減算した値
   により前記FSA−RAM１を読出し前記エラーの
   発生した主記憶障害アドレスを取り出し、さらに
   前記スキヤン制御回路６の可能化により前記
   FSA−RAM１の記憶内容のアドレス方向および
   ビツト方向のスキヤンを行い出力するよう構成し
   たことを特徴とする障害アドレス・パイプライン
   の制御方式。 ２ 上記記載におけるアドレス・カウンタ４の計
   数を停止させる入力またはインクリメントさせる
   入力ならびに前記FSA−RAM１への書込みを停
   止させる入力を発生するヒストリ制御回路７を備
   え、 システム障害により発生されたヒストリ・トリ
   ガ入力の到来により、前記ヒストリ制御回路７は
   可能化され、前記アドレス・カウンタ４の計数を
   停止させ前記FSA−RAM１への書込みを停止さ
   せた後、前記アドレス・カウンタ４の入力をイン
   クリメントとし、該FSA−RAM１の内容を読み
   出すよう構成したことを特徴とする特許請求の範
   囲第１項記載の障害アドレス・パイプラインの制
   御方式。