JPH04371005A - Ｆｅｔのゲートバイアス回路 - Google Patents
Ｆｅｔのゲートバイアス回路Info
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- JPH04371005A JPH04371005A JP3148370A JP14837091A JPH04371005A JP H04371005 A JPH04371005 A JP H04371005A JP 3148370 A JP3148370 A JP 3148370A JP 14837091 A JP14837091 A JP 14837091A JP H04371005 A JPH04371005 A JP H04371005A
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- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＦＥＴのゲートバイアス
回路に関し、更に詳しくはショットキーゲートを用いた
ＧａＡｓＭＥＳＦＥＴ等によるマイクロ波高出力ＦＥＴ
増幅回路のゲートバイアスに好適するるＦＥＴのゲート
バイアス回路に関する。この種のマイクロ波帯高出力Ｆ
ＥＴ増幅回路（出力数Ｗ〜数＋Ｗ）では動作時に数百μ
Ａ〜数ｍＡ程度のゲートバイアス電流が流れており、こ
の値はＦＥＴのゲート抵抗と入力電力によって変わる。 しかし、このゲートバイアス電流は大きいとＦＥＴの動
作特性を損なうので、小さいほうが好ましい。
回路に関し、更に詳しくはショットキーゲートを用いた
ＧａＡｓＭＥＳＦＥＴ等によるマイクロ波高出力ＦＥＴ
増幅回路のゲートバイアスに好適するるＦＥＴのゲート
バイアス回路に関する。この種のマイクロ波帯高出力Ｆ
ＥＴ増幅回路（出力数Ｗ〜数＋Ｗ）では動作時に数百μ
Ａ〜数ｍＡ程度のゲートバイアス電流が流れており、こ
の値はＦＥＴのゲート抵抗と入力電力によって変わる。 しかし、このゲートバイアス電流は大きいとＦＥＴの動
作特性を損なうので、小さいほうが好ましい。
【０００２】
【従来の技術】図３は従来のマイクロ波帯高出力ＦＥＴ
増幅器のゲートバイアス回路を示す図である。従来は、
図３の（Ａ）に示すように、電源電圧ＶＧＧを抵抗Ｒ１
とＲ２ とで抵抗分圧し、この電圧を直列抵抗Ｒ３
を介してＦＥＴ２のゲートに供給していた。図３の（Ｂ
）は図３の（Ａ）の等価回路であり、ここでは等価電圧
源ＶＧ ｛＝Ｒ２ ＶＧＧ／（Ｒ１ ＋Ｒ２ ）｝と等
価バイアス抵抗ＲＰ ｛＝Ｒ３ ＋Ｒ１ Ｒ２ ／（Ｒ
１ ＋Ｒ２ ）｝との直列回路で表わされる。従来は、
ＦＥＴ２のゲートから見たバイアス抵抗ＲＰ を大きく
することでゲートバイアス電流Ｉｇ を小さく抑えてい
た。
増幅器のゲートバイアス回路を示す図である。従来は、
図３の（Ａ）に示すように、電源電圧ＶＧＧを抵抗Ｒ１
とＲ２ とで抵抗分圧し、この電圧を直列抵抗Ｒ３
を介してＦＥＴ２のゲートに供給していた。図３の（Ｂ
）は図３の（Ａ）の等価回路であり、ここでは等価電圧
源ＶＧ ｛＝Ｒ２ ＶＧＧ／（Ｒ１ ＋Ｒ２ ）｝と等
価バイアス抵抗ＲＰ ｛＝Ｒ３ ＋Ｒ１ Ｒ２ ／（Ｒ
１ ＋Ｒ２ ）｝との直列回路で表わされる。従来は、
ＦＥＴ２のゲートから見たバイアス抵抗ＲＰ を大きく
することでゲートバイアス電流Ｉｇ を小さく抑えてい
た。
【０００３】しかし、バイアス抵抗ＲＰ が大きいと、
ゲートバイアス電流Ｉｇ の変動が大きいＦＥＴ等を使
用した場合には、ゲートバイアス電流Ｉｇ の変動によ
りゲートバイアス電圧Ｖｇ も変動してしまい、これが
ＦＥＴ２の増幅動作を著しく不安定なものにしていた。 しかも、場合によってはＦＥＴ２が熱暴走を起こし、破
損してしまうこともしばしば生じていた。
ゲートバイアス電流Ｉｇ の変動が大きいＦＥＴ等を使
用した場合には、ゲートバイアス電流Ｉｇ の変動によ
りゲートバイアス電圧Ｖｇ も変動してしまい、これが
ＦＥＴ２の増幅動作を著しく不安定なものにしていた。 しかも、場合によってはＦＥＴ２が熱暴走を起こし、破
損してしまうこともしばしば生じていた。
【０００４】
【発明が解決しようとする課題】上記のように従来のゲ
ートバイアス回路では、ＦＥＴ２のゲートから見たバイ
アス抵抗ＲＰ が大きいので、ゲートバイアス電流Ｉｇ
の変動によってゲートバイアス電圧Ｖｇ も変動して
しまい、これがＦＥＴ２の増幅動作を著しく不安定なも
のにしていた。
ートバイアス回路では、ＦＥＴ２のゲートから見たバイ
アス抵抗ＲＰ が大きいので、ゲートバイアス電流Ｉｇ
の変動によってゲートバイアス電圧Ｖｇ も変動して
しまい、これがＦＥＴ２の増幅動作を著しく不安定なも
のにしていた。
【０００５】本発明の目的は、ゲートバイアス電流を小
さく抑えると共に、ゲートバイアス電流が変動してもゲ
ートバイアス電圧を一定に保つことの可能なＦＥＴのゲ
ートバイアス回路を提供することにある。
さく抑えると共に、ゲートバイアス電流が変動してもゲ
ートバイアス電圧を一定に保つことの可能なＦＥＴのゲ
ートバイアス回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題は図１の（Ａ
）の構成により解決される。即ち、本発明のＦＥＴのゲ
ートバイアス回路は、所定電圧ＶＢ を非反転入力に加
えた差動増幅回路１の出力より直列抵抗ＲＧ を介して
ＦＥＴ２にゲ−トバイアス電圧Ｖｇ を供給すると共に
、このゲ−トバイアス電圧Ｖｇ を差動増幅回路１の反
転入力に帰還するように構成したものである。
）の構成により解決される。即ち、本発明のＦＥＴのゲ
ートバイアス回路は、所定電圧ＶＢ を非反転入力に加
えた差動増幅回路１の出力より直列抵抗ＲＧ を介して
ＦＥＴ２にゲ−トバイアス電圧Ｖｇ を供給すると共に
、このゲ−トバイアス電圧Ｖｇ を差動増幅回路１の反
転入力に帰還するように構成したものである。
【０００７】
【作用】図１の（Ｂ）は図１の（Ａ）の等価回路を示し
ており、ここで、Ｒ０ は差動増幅回路１の出力抵抗、
ＲＩ はＦＥＴ２の入力抵抗である。図１の（Ｂ）にお
いて、ＦＥＴ２のゲートＧからゲートバイアス回路を見
ると、抵抗（Ｒ０ ＋ＲＧ ）と差動増幅回路１の反転
入力抵抗とが並列になっている。しかし、一般に差動増
幅回路１の入力抵抗は十分に大きいから、結局、ＦＥＴ
２のゲートＧから見た時のバイアス抵抗値は（Ｒ０＋Ｒ
Ｇ ）で決まる。ところで、差動増幅回路１の出力抵抗
Ｒ０ は通常１００オーム程度と小さい。そこで、外部
に接続する直列抵抗ＲＧ の抵抗値を大とすることで、
ゲートバイアス電流Ｉｇ を小さく抑えることができる
。
ており、ここで、Ｒ０ は差動増幅回路１の出力抵抗、
ＲＩ はＦＥＴ２の入力抵抗である。図１の（Ｂ）にお
いて、ＦＥＴ２のゲートＧからゲートバイアス回路を見
ると、抵抗（Ｒ０ ＋ＲＧ ）と差動増幅回路１の反転
入力抵抗とが並列になっている。しかし、一般に差動増
幅回路１の入力抵抗は十分に大きいから、結局、ＦＥＴ
２のゲートＧから見た時のバイアス抵抗値は（Ｒ０＋Ｒ
Ｇ ）で決まる。ところで、差動増幅回路１の出力抵抗
Ｒ０ は通常１００オーム程度と小さい。そこで、外部
に接続する直列抵抗ＲＧ の抵抗値を大とすることで、
ゲートバイアス電流Ｉｇ を小さく抑えることができる
。
【０００８】一方、β＝ＲＩ ／（ＲＧ ＋ＲＩ ）と
すると、ＦＥＴ２のゲートバイアス電圧Ｖｇ （＝ＶＧ
）はＶｇ ＝βＶ０ である。また、差動増幅回路１
のゲインをＡとすると、その出力電圧Ｖ０ は、Ｖ０
＝Ａ（ＶＢ −Ｖｇ ）の関係により、Ｖ０ ＝ＡＶＢ
／（１＋Ａβ）で与えられ、ゲートバイアス電圧Ｖｇ
は、Ｖｇ ＝βＶ０ の関係により、Ｖｇ ＝ＡβＶ
Ｂ ／（１＋Ａβ）で与えられる。従って、差動増幅回
路１のゲインＡが十分に大きければ、Ｖｇ は略ＶＢ
となり、ゲートバイアス電流Ｉｇ が変動しても常に一
定に保たれる。
すると、ＦＥＴ２のゲートバイアス電圧Ｖｇ （＝ＶＧ
）はＶｇ ＝βＶ０ である。また、差動増幅回路１
のゲインをＡとすると、その出力電圧Ｖ０ は、Ｖ０
＝Ａ（ＶＢ −Ｖｇ ）の関係により、Ｖ０ ＝ＡＶＢ
／（１＋Ａβ）で与えられ、ゲートバイアス電圧Ｖｇ
は、Ｖｇ ＝βＶ０ の関係により、Ｖｇ ＝ＡβＶ
Ｂ ／（１＋Ａβ）で与えられる。従って、差動増幅回
路１のゲインＡが十分に大きければ、Ｖｇ は略ＶＢ
となり、ゲートバイアス電流Ｉｇ が変動しても常に一
定に保たれる。
【０００９】こうして、本発明によれば、ゲートバイア
ス電流を小さく抑えると共に、ゲートバイアス電流が変
動してもゲートバイアス電圧を一定に保つことの可能な
ＦＥＴのゲートバイアス回路を提供できる。なお、差動
増幅回路１の入力抵抗が十分に大きくない場合は、ゲー
トバイアス電圧Ｖｇ を不図示の直列抵抗ＲＦ を介し
て差動増幅回路１の反転入力に帰還するように構成する
。これにより、ゲートバイアス電圧Ｖｇ は多少影響を
受けるが、ゲートバイアス電流Ｉｇ を小さく抑えるこ
とができる。
ス電流を小さく抑えると共に、ゲートバイアス電流が変
動してもゲートバイアス電圧を一定に保つことの可能な
ＦＥＴのゲートバイアス回路を提供できる。なお、差動
増幅回路１の入力抵抗が十分に大きくない場合は、ゲー
トバイアス電圧Ｖｇ を不図示の直列抵抗ＲＦ を介し
て差動増幅回路１の反転入力に帰還するように構成する
。これにより、ゲートバイアス電圧Ｖｇ は多少影響を
受けるが、ゲートバイアス電流Ｉｇ を小さく抑えるこ
とができる。
【００１０】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、図面を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のゲート
バイアス回路のマイクロ波帯高出力ＦＥＴ増幅器への応
用例を示す図で、図において、１は演算増幅器（オペア
ンプ）、２はショットキーゲートを用いたＧａＡｓＭＥ
ＳＦＥＴ、３ａ，３ｂは整合回路、４ａ、４ｂは高周波
チョーク回路、５ａ，５ｂは低周波発振防止回路、６ａ
，６ｂは直流阻止用コンデンサ、７はゲートバイアス回
路である。
を詳細に説明する。なお、図面を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のゲート
バイアス回路のマイクロ波帯高出力ＦＥＴ増幅器への応
用例を示す図で、図において、１は演算増幅器（オペア
ンプ）、２はショットキーゲートを用いたＧａＡｓＭＥ
ＳＦＥＴ、３ａ，３ｂは整合回路、４ａ、４ｂは高周波
チョーク回路、５ａ，５ｂは低周波発振防止回路、６ａ
，６ｂは直流阻止用コンデンサ、７はゲートバイアス回
路である。
【００１１】ゲートバイアス回路７において、抵抗Ｒ１
，Ｒ２ は負の電源電圧ＶＧＧを抵抗分圧してバイア
ス電圧ＶＢ を形成し、これをオペアンプ１の非反転入
力（＋端子）に入力している。これによりオペアンプ１
はバイアス電圧ＶＢ を非反転増幅して出力電圧ＶＯ
を形成する。この出力電圧ＶＯ は直列抵抗ＲＧ を介
してＦＥＴ２のゲートに供給されるが、今、ＦＥＴ２の
入力抵抗をＲＩとすると、ゲートに加えられる電圧Ｖｇ
は、Ｖｇ ＝ＲＩ ＶＯ ／（ＲＧ ＋ＲＩ ）にな
る。そして、このゲートバイアス電圧Ｖｇ は直列抵抗
ＲＦ を介してオペアンプ１の反転入力（−端子）にネ
ガティブフィードバックされている。かかる構成では、
オペアンプ１の入力電圧ＶＧ は入力電圧ＶＢ に対し
てイマジナリショートとなるように駆動されるから、常
に電圧ＶＧ は電圧ＶＢ に等しい。 しかも、この状態でオペアンプ１の反転入力には殆ど電
流が流れていないから、ゲートバイアス電圧Ｖｇ は電
圧ＶＧ に略等しい。従って、ゲートバイアス電圧Ｖｇ
も常にバイアス電圧ＶＢ と略同一になるように駆動
される。
，Ｒ２ は負の電源電圧ＶＧＧを抵抗分圧してバイア
ス電圧ＶＢ を形成し、これをオペアンプ１の非反転入
力（＋端子）に入力している。これによりオペアンプ１
はバイアス電圧ＶＢ を非反転増幅して出力電圧ＶＯ
を形成する。この出力電圧ＶＯ は直列抵抗ＲＧ を介
してＦＥＴ２のゲートに供給されるが、今、ＦＥＴ２の
入力抵抗をＲＩとすると、ゲートに加えられる電圧Ｖｇ
は、Ｖｇ ＝ＲＩ ＶＯ ／（ＲＧ ＋ＲＩ ）にな
る。そして、このゲートバイアス電圧Ｖｇ は直列抵抗
ＲＦ を介してオペアンプ１の反転入力（−端子）にネ
ガティブフィードバックされている。かかる構成では、
オペアンプ１の入力電圧ＶＧ は入力電圧ＶＢ に対し
てイマジナリショートとなるように駆動されるから、常
に電圧ＶＧ は電圧ＶＢ に等しい。 しかも、この状態でオペアンプ１の反転入力には殆ど電
流が流れていないから、ゲートバイアス電圧Ｖｇ は電
圧ＶＧ に略等しい。従って、ゲートバイアス電圧Ｖｇ
も常にバイアス電圧ＶＢ と略同一になるように駆動
される。
【００１２】一方、ＦＥＴ２の入力電力に応じてゲート
バイアス電流Ｉｇ が流れようとするが、直列抵抗ＲＧ
の抵抗値が大きいので、ゲートバイアス電流Ｉｇ の
値は小さく抑えられる。そして、このゲートバイアス電
流Ｉｇ がＦＥＴ２の入力電力に応じて変動すると、比
較的大きな抵抗ＲＧ のためにゲートバイアス電圧Ｖｇ
も変化しようとするが、オペアンプ１は電圧ＶＧ （
Ｖｇ ）が電圧ＶＢ に等しくなるように出力電圧ＶＯ
を変化させるので、結局ゲートバイアス電圧Ｖｇ は
変化しない。
バイアス電流Ｉｇ が流れようとするが、直列抵抗ＲＧ
の抵抗値が大きいので、ゲートバイアス電流Ｉｇ の
値は小さく抑えられる。そして、このゲートバイアス電
流Ｉｇ がＦＥＴ２の入力電力に応じて変動すると、比
較的大きな抵抗ＲＧ のためにゲートバイアス電圧Ｖｇ
も変化しようとするが、オペアンプ１は電圧ＶＧ （
Ｖｇ ）が電圧ＶＢ に等しくなるように出力電圧ＶＯ
を変化させるので、結局ゲートバイアス電圧Ｖｇ は
変化しない。
【００１３】このようなゲートバイアス電圧Ｖｇ は高
周波チョーク回路４ａを介してＦＥＴ２のゲートに加え
られている。一方、電源電圧ＶＤＤは高周波チョーク回
路４ｂ を介してＦＥＴ２のドレインに加えられている
。これらのチョーク回路４ａ，４ｂ は、その直流抵抗
は無視できるが、マイクロ波帯の信号から見ると、高周
波チョーク回路４ａ、４ｂがあるために、ゲート及びド
レインの各バイアス回路は極めて高インピーダンス（開
放）に見える。従って、各バイアス回路はマイクロ波帯
の信号による影響を受けない。更に、ゲート及びドレイ
ンへの各給電ライン上にはそれぞれ低周波発振防止回路
５ａ，５ｂが設けられており、これにより低周波信号の
発振を防止している。そして、このような状態下で、マ
イクロ波帯の入力信号ＩＮはＦＥＴ２で増幅されて出力
信号ＯＵＴになる。
周波チョーク回路４ａを介してＦＥＴ２のゲートに加え
られている。一方、電源電圧ＶＤＤは高周波チョーク回
路４ｂ を介してＦＥＴ２のドレインに加えられている
。これらのチョーク回路４ａ，４ｂ は、その直流抵抗
は無視できるが、マイクロ波帯の信号から見ると、高周
波チョーク回路４ａ、４ｂがあるために、ゲート及びド
レインの各バイアス回路は極めて高インピーダンス（開
放）に見える。従って、各バイアス回路はマイクロ波帯
の信号による影響を受けない。更に、ゲート及びドレイ
ンへの各給電ライン上にはそれぞれ低周波発振防止回路
５ａ，５ｂが設けられており、これにより低周波信号の
発振を防止している。そして、このような状態下で、マ
イクロ波帯の入力信号ＩＮはＦＥＴ２で増幅されて出力
信号ＯＵＴになる。
【００１４】
【発明の効果】以上述べた如く本発明によれば、所定電
圧ＶＢ を非反転入力に加えた差動増幅回路１の出力よ
り直列抵抗ＲＧ を介してＦＥＴ２にゲ−トバイアス電
圧Ｖｇ を供給すると共に、該ゲ−トバイアス電圧Ｖｇ
を差動増幅回路１の反転入力に帰還するように構成し
たので、ゲートバイアス電流Ｉｇ を十分に小さい値に
制限すると共に、ＦＥＴ２の動作状態により該ゲートバ
イアス電流Ｉｇ が変動しても、ゲートバイアス電圧Ｖ
Ｇ は変動せず、よってＦＥＴ２は安定に増幅動作を行
う。
圧ＶＢ を非反転入力に加えた差動増幅回路１の出力よ
り直列抵抗ＲＧ を介してＦＥＴ２にゲ−トバイアス電
圧Ｖｇ を供給すると共に、該ゲ−トバイアス電圧Ｖｇ
を差動増幅回路１の反転入力に帰還するように構成し
たので、ゲートバイアス電流Ｉｇ を十分に小さい値に
制限すると共に、ＦＥＴ２の動作状態により該ゲートバ
イアス電流Ｉｇ が変動しても、ゲートバイアス電圧Ｖ
Ｇ は変動せず、よってＦＥＴ２は安定に増幅動作を行
う。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のゲートバイアス回路のマイクロ
波帯高出力ＦＥＴ増幅器への応用例を示す図である。
波帯高出力ＦＥＴ増幅器への応用例を示す図である。
【図３】図３は従来のマイクロ波帯高出力ＦＥＴ増幅器
のゲートバイアス回路を示す図である。
のゲートバイアス回路を示す図である。
１ 差動増幅回路
２ ＦＥＴ
Claims (2)
- 【請求項１】 所定電圧（ＶＢ ）を非反転入力に加
えた差動増幅回路（１）の出力より直列抵抗（ＲＧ ）
を介してＦＥＴ（２）にゲ−トバイアス電圧（Ｖｇ ）
を供給すると共に、このゲ−トバイアス電圧（Ｖｇ ）
を差動増幅回路（１）の反転入力に帰還するように構成
したことを特徴とするＦＥＴのゲートバイアス回路。 - 【請求項２】 ゲ−トバイアス電圧（Ｖｇ ）を直列
抵抗（ＲＦ ）を介して差動増幅回路（１）の反転入力
に帰還するように構成したことを特徴とする請求項１の
ＦＥＴのゲートバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148370A JPH04371005A (ja) | 1991-06-20 | 1991-06-20 | Ｆｅｔのゲートバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148370A JPH04371005A (ja) | 1991-06-20 | 1991-06-20 | Ｆｅｔのゲートバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04371005A true JPH04371005A (ja) | 1992-12-24 |
Family
ID=15451245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148370A Withdrawn JPH04371005A (ja) | 1991-06-20 | 1991-06-20 | Ｆｅｔのゲートバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04371005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946141A (ja) * | 1995-07-27 | 1997-02-14 | Nec Eng Ltd | バイアス回路 |
| JP2004040795A (ja) * | 2002-06-28 | 2004-02-05 | Motorola Inc | Ｈｂｔパワーアンプのためのバイアス制御 |
-
1991
- 1991-06-20 JP JP3148370A patent/JPH04371005A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946141A (ja) * | 1995-07-27 | 1997-02-14 | Nec Eng Ltd | バイアス回路 |
| JP2004040795A (ja) * | 2002-06-28 | 2004-02-05 | Motorola Inc | Ｈｂｔパワーアンプのためのバイアス制御 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |