JPH04371005A - Fetのゲートバイアス回路 - Google Patents

Fetのゲートバイアス回路

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Publication number
JPH04371005A
JPH04371005A JP3148370A JP14837091A JPH04371005A JP H04371005 A JPH04371005 A JP H04371005A JP 3148370 A JP3148370 A JP 3148370A JP 14837091 A JP14837091 A JP 14837091A JP H04371005 A JPH04371005 A JP H04371005A
Authority
JP
Japan
Prior art keywords
gate bias
gate
fet
voltage
bias voltage
Prior art date
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Withdrawn
Application number
JP3148370A
Other languages
English (en)
Inventor
Hideki Ikuta
秀輝 生田
Hideo Sugawara
菅原 秀夫
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Publication of JPH04371005A publication Critical patent/JPH04371005A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はFETのゲートバイアス
回路に関し、更に詳しくはショットキーゲートを用いた
GaAsMESFET等によるマイクロ波高出力FET
増幅回路のゲートバイアスに好適するるFETのゲート
バイアス回路に関する。この種のマイクロ波帯高出力F
ET増幅回路(出力数W〜数+W)では動作時に数百μ
A〜数mA程度のゲートバイアス電流が流れており、こ
の値はFETのゲート抵抗と入力電力によって変わる。 しかし、このゲートバイアス電流は大きいとFETの動
作特性を損なうので、小さいほうが好ましい。
【0002】
【従来の技術】図3は従来のマイクロ波帯高出力FET
増幅器のゲートバイアス回路を示す図である。従来は、
図3の(A)に示すように、電源電圧VGGを抵抗R1
 とR2 とで抵抗分圧し、この電圧を直列抵抗R3 
を介してFET2のゲートに供給していた。図3の(B
)は図3の(A)の等価回路であり、ここでは等価電圧
源VG {=R2 VGG/(R1 +R2 )}と等
価バイアス抵抗RP {=R3 +R1 R2 /(R
1 +R2 )}との直列回路で表わされる。従来は、
FET2のゲートから見たバイアス抵抗RP を大きく
することでゲートバイアス電流Ig を小さく抑えてい
た。
【0003】しかし、バイアス抵抗RP が大きいと、
ゲートバイアス電流Ig の変動が大きいFET等を使
用した場合には、ゲートバイアス電流Ig の変動によ
りゲートバイアス電圧Vg も変動してしまい、これが
FET2の増幅動作を著しく不安定なものにしていた。 しかも、場合によってはFET2が熱暴走を起こし、破
損してしまうこともしばしば生じていた。
【0004】
【発明が解決しようとする課題】上記のように従来のゲ
ートバイアス回路では、FET2のゲートから見たバイ
アス抵抗RP が大きいので、ゲートバイアス電流Ig
 の変動によってゲートバイアス電圧Vg も変動して
しまい、これがFET2の増幅動作を著しく不安定なも
のにしていた。
【0005】本発明の目的は、ゲートバイアス電流を小
さく抑えると共に、ゲートバイアス電流が変動してもゲ
ートバイアス電圧を一定に保つことの可能なFETのゲ
ートバイアス回路を提供することにある。
【0006】
【課題を解決するための手段】上記の課題は図1の(A
)の構成により解決される。即ち、本発明のFETのゲ
ートバイアス回路は、所定電圧VB を非反転入力に加
えた差動増幅回路1の出力より直列抵抗RG を介して
FET2にゲ−トバイアス電圧Vg を供給すると共に
、このゲ−トバイアス電圧Vg を差動増幅回路1の反
転入力に帰還するように構成したものである。
【0007】
【作用】図1の(B)は図1の(A)の等価回路を示し
ており、ここで、R0 は差動増幅回路1の出力抵抗、
RI はFET2の入力抵抗である。図1の(B)にお
いて、FET2のゲートGからゲートバイアス回路を見
ると、抵抗(R0 +RG )と差動増幅回路1の反転
入力抵抗とが並列になっている。しかし、一般に差動増
幅回路1の入力抵抗は十分に大きいから、結局、FET
2のゲートGから見た時のバイアス抵抗値は(R0+R
G )で決まる。ところで、差動増幅回路1の出力抵抗
R0 は通常100オーム程度と小さい。そこで、外部
に接続する直列抵抗RG の抵抗値を大とすることで、
ゲートバイアス電流Ig を小さく抑えることができる
【0008】一方、β=RI /(RG +RI )と
すると、FET2のゲートバイアス電圧Vg (=VG
 )はVg =βV0 である。また、差動増幅回路1
のゲインをAとすると、その出力電圧V0 は、V0 
=A(VB −Vg )の関係により、V0 =AVB
 /(1+Aβ)で与えられ、ゲートバイアス電圧Vg
 は、Vg =βV0 の関係により、Vg =AβV
B /(1+Aβ)で与えられる。従って、差動増幅回
路1のゲインAが十分に大きければ、Vg は略VB 
となり、ゲートバイアス電流Ig が変動しても常に一
定に保たれる。
【0009】こうして、本発明によれば、ゲートバイア
ス電流を小さく抑えると共に、ゲートバイアス電流が変
動してもゲートバイアス電圧を一定に保つことの可能な
FETのゲートバイアス回路を提供できる。なお、差動
増幅回路1の入力抵抗が十分に大きくない場合は、ゲー
トバイアス電圧Vg を不図示の直列抵抗RF を介し
て差動増幅回路1の反転入力に帰還するように構成する
。これにより、ゲートバイアス電圧Vg は多少影響を
受けるが、ゲートバイアス電流Ig を小さく抑えるこ
とができる。
【0010】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、図面を通して同一符号は同一
又は相当部分を示すものとする。図2は実施例のゲート
バイアス回路のマイクロ波帯高出力FET増幅器への応
用例を示す図で、図において、1は演算増幅器(オペア
ンプ)、2はショットキーゲートを用いたGaAsME
SFET、3a,3bは整合回路、4a、4bは高周波
チョーク回路、5a,5bは低周波発振防止回路、6a
,6bは直流阻止用コンデンサ、7はゲートバイアス回
路である。
【0011】ゲートバイアス回路7において、抵抗R1
 ,R2 は負の電源電圧VGGを抵抗分圧してバイア
ス電圧VB を形成し、これをオペアンプ1の非反転入
力(+端子)に入力している。これによりオペアンプ1
はバイアス電圧VB を非反転増幅して出力電圧VO 
を形成する。この出力電圧VO は直列抵抗RG を介
してFET2のゲートに供給されるが、今、FET2の
入力抵抗をRIとすると、ゲートに加えられる電圧Vg
 は、Vg =RI VO /(RG +RI )にな
る。そして、このゲートバイアス電圧Vg は直列抵抗
RF を介してオペアンプ1の反転入力(−端子)にネ
ガティブフィードバックされている。かかる構成では、
オペアンプ1の入力電圧VG は入力電圧VB に対し
てイマジナリショートとなるように駆動されるから、常
に電圧VG は電圧VB に等しい。 しかも、この状態でオペアンプ1の反転入力には殆ど電
流が流れていないから、ゲートバイアス電圧Vg は電
圧VG に略等しい。従って、ゲートバイアス電圧Vg
 も常にバイアス電圧VB と略同一になるように駆動
される。
【0012】一方、FET2の入力電力に応じてゲート
バイアス電流Ig が流れようとするが、直列抵抗RG
 の抵抗値が大きいので、ゲートバイアス電流Ig の
値は小さく抑えられる。そして、このゲートバイアス電
流Ig がFET2の入力電力に応じて変動すると、比
較的大きな抵抗RG のためにゲートバイアス電圧Vg
 も変化しようとするが、オペアンプ1は電圧VG (
Vg )が電圧VB に等しくなるように出力電圧VO
 を変化させるので、結局ゲートバイアス電圧Vg は
変化しない。
【0013】このようなゲートバイアス電圧Vg は高
周波チョーク回路4aを介してFET2のゲートに加え
られている。一方、電源電圧VDDは高周波チョーク回
路4b を介してFET2のドレインに加えられている
。これらのチョーク回路4a,4b は、その直流抵抗
は無視できるが、マイクロ波帯の信号から見ると、高周
波チョーク回路4a、4bがあるために、ゲート及びド
レインの各バイアス回路は極めて高インピーダンス(開
放)に見える。従って、各バイアス回路はマイクロ波帯
の信号による影響を受けない。更に、ゲート及びドレイ
ンへの各給電ライン上にはそれぞれ低周波発振防止回路
5a,5bが設けられており、これにより低周波信号の
発振を防止している。そして、このような状態下で、マ
イクロ波帯の入力信号INはFET2で増幅されて出力
信号OUTになる。
【0014】
【発明の効果】以上述べた如く本発明によれば、所定電
圧VB を非反転入力に加えた差動増幅回路1の出力よ
り直列抵抗RG を介してFET2にゲ−トバイアス電
圧Vg を供給すると共に、該ゲ−トバイアス電圧Vg
 を差動増幅回路1の反転入力に帰還するように構成し
たので、ゲートバイアス電流Ig を十分に小さい値に
制限すると共に、FET2の動作状態により該ゲートバ
イアス電流Ig が変動しても、ゲートバイアス電圧V
G は変動せず、よってFET2は安定に増幅動作を行
う。
【図面の簡単な説明】
【図1】図1は本発明の原理的構成図である。
【図2】図2は実施例のゲートバイアス回路のマイクロ
波帯高出力FET増幅器への応用例を示す図である。
【図3】図3は従来のマイクロ波帯高出力FET増幅器
のゲートバイアス回路を示す図である。
【符号の説明】
1  差動増幅回路 2  FET

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  所定電圧(VB )を非反転入力に加
    えた差動増幅回路(1)の出力より直列抵抗(RG )
    を介してFET(2)にゲ−トバイアス電圧(Vg )
    を供給すると共に、このゲ−トバイアス電圧(Vg )
    を差動増幅回路(1)の反転入力に帰還するように構成
    したことを特徴とするFETのゲートバイアス回路。
  2. 【請求項2】  ゲ−トバイアス電圧(Vg )を直列
    抵抗(RF )を介して差動増幅回路(1)の反転入力
    に帰還するように構成したことを特徴とする請求項1の
    FETのゲートバイアス回路。
JP3148370A 1991-06-20 1991-06-20 Fetのゲートバイアス回路 Withdrawn JPH04371005A (ja)

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JPH04371005A true JPH04371005A (ja) 1992-12-24

Family

ID=15451245

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JP3148370A Withdrawn JPH04371005A (ja) 1991-06-20 1991-06-20 Fetのゲートバイアス回路

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JP (1) JPH04371005A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946141A (ja) * 1995-07-27 1997-02-14 Nec Eng Ltd バイアス回路
JP2004040795A (ja) * 2002-06-28 2004-02-05 Motorola Inc Hbtパワーアンプのためのバイアス制御

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946141A (ja) * 1995-07-27 1997-02-14 Nec Eng Ltd バイアス回路
JP2004040795A (ja) * 2002-06-28 2004-02-05 Motorola Inc Hbtパワーアンプのためのバイアス制御

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Effective date: 19980903