JPH04367931A - 全加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は全加算回路に関する。

【０００２】

【従来の技術】従来、電子計算機等によく使用される全
加算回路としては、図６および図７に示す回路が「ＣＭ
ＯＳ　　ＶＬＳＩ設計の原理、システムの視点から」ネ
ィルＨ．Ｅ．ウェスト，カムラン　　エシュラジャン（
Ｎｅｉｌ　　Ｈ．Ｅ　　Ｗｅｓｔｅ　　＆Ｋａｍｒａｎ
　　Ｅｓｈｒａｇｈｉａｎ）富沢孝，松山泰男監訳，丸
善株式会社，２４７頁，２８５頁）に記載されている。 これらの二つの回路では、１桁の２進数Ａｎ及びＢｎ及
び下位桁からの桁上げＣ（ｎ−１）を加算し、和Ｓｎ及
び上位桁への桁上げＣｎを生成する全加算回路である。

【０００３】ここにおいて、右小文字は第ｎ（ｎは正の
整数）ビットを意味する。通常、２進数での最下位の桁
を第０ビット、下位より２桁目を第１ビット、以下同様
に下位から（ｎ−１）桁目を第ｎビットと称する。図６
及び図７に示した回路の動作を示す真理値を図８に示す
。これら二つの回路は共にＣＭＯＳ半導体集積回路とす
る。

【０００４】まず、図６の回路について、その構成と図
８の真理値図と図９のタイミング図を用いて回路の動作
を説明する。図６の回路は、負論理（否定論理とも称す
る）の桁上げ信号線（５１０）を有する。即ち、第（ｎ
−１）ビットから第ｎビットへの桁上げ信号の否定ＲＣ
（ｎ−１）を入力し、第ｎビットから第（ｎ＋１）ビッ
トへの桁上げ信号ＲＣｎを出力する。また、桁上げ信号
線５１０はダイナミック保持回路となっている。即ち、
クロックＣＫが低電位の期間中に、Ｐ型ＦＥＴ５０７に
より桁上げ信号線５１０が帯電される。

【０００５】この信号ＲＣｎが正（即ち“１”）である
場合には、Ｎ型ＦＥＴ５０６及びトランスファ・ゲート
５０４が非導通状態となり、クロックＣＫが高電位の期
間中は桁上げ信号線（５１０）上に電荷が保持され、前
記ＲＣｎは高電位となる。信号ＲＣｎが偽（即ち“０”
）の場合にはＮ型ＦＥＴ５０６またはトランスファ・ゲ
ート５０４のどちらか一方を導通させる。Ｎ型ＦＥＴ５
０６が導通する場合には、クロックＣＫが高電位になる
と同時に桁上げ信号線５１０に帯電していた電荷が２つ
のＮ型ＦＥＴ５０６及び５１１を通して放電され、信号
ＲＣｎが低電位となる。

【０００６】トランスファ・ゲート５０４が導通する場
合には信号ＲＣ（ｎ−１）が高電位であれば、桁上げ信
号線５１０上に帯電していた電荷は保持され信号ＲＣｎ
は高電位となり、信号ＲＣ（ｎ−１）が低電位であれば
、桁上げ信号線５１０上に帯電していた電荷は、トラン
スファ・ゲート５０４を通して放電され、ＲＣｎは低電
位となる。

【０００７】以上説明したことから分かる通り、図６の
回路はクロックＣＫが高電位の期間中に被演算数Ａｎ及
びＢｎを変化させると誤動作し、正しい桁上げ信号の値
を得られない。また、下位ビットから上記ビットへの桁
上げ信号の伝播に、１ビット当たりトランスファ・ゲー
ト１段の信号伝達時間を要する。

【０００８】次に、図７について、その構成と図１０の
タイミング図を用いて回路動作を説明する。被演算数Ａ
ｎ及びＢｎ及び第（ｎ−１）ビットからの桁上げ信号Ｃ
（ｎ−１）をＦＥＴのゲートに接続したトランジスタを
組み合わせることにより、第ｎビットから第（ｎ＋１）
ビットへの桁上げ信号Ｃｎの否定信号ＲＣｎを生成し、
信号ＲＣｎをインバータに入力することにより、Ｃｎを
生成する。また、前述と同様のトランジスタ及び信号Ｒ
ＣｎをＦＥＴのゲートに接続したトランジスタを組み合
わせることにより、和Ｓｎの否定信号ＲＳｎを生成して
、インバータ６０５に入力することによりＳｎを生成す
る。

【０００９】図７の回路はスタティック回路、即ち全て
の信号が常にトランジスタを通して電源または接地に接
続されているので、演算のタイミングをクロックに同期
させる必要がない。この回路においては、下位ビットか
ら上位ビットへの桁上がり信号の伝播に、１ビット当た
り論理ゲート２段の信号伝達時間を要する。

【００１０】

【発明が解決しようとする課題】上述した従来の全加算
回路を用いて構成した３ビット以上のｎビット加算器に
おいては、最下位ビットに入力される桁上げ信号が最上
位ビットから出力される桁上げ信号へ伝播する場合に最
低ｎ段の論理ゲートを通過する。従って桁上げの伝播に
長時間を要するという欠点があった。

【００１１】本発明の目的は桁上げ伝播時間の短い全加
算回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の全加算回路は、
第ｎ（ｎは正の整数）桁目の２つの２進数Ａｎ及びＢｎ
及び第（ｎ＋１）桁目の２つの２進数Ａ（ｎ＋１）及び
Ｂ（ｎ＋１）及び第（ｎ−１）桁目から代ｎ桁目への桁
上げＣ（ｎ−１）を加算し、第ｎ桁目の和Ｓｎ及び第（
ｎ＋１）桁目の和Ｓ（ｎ＋１）及び第（ｎ＋１）桁目か
ら第（ｎ＋２）桁目への桁上げＣ（ｎ＋１）を生成する
２桁分の回路を構成単位とし、前記２進数Ａｎ及びＢｎ
の排他的論理和Ｅｎ及び前記２進数Ａ（ｎ＋１）及びＢ
（ｎ＋１）の排他的論理和Ｅ（ｎ＋１）を生成する回路
を有し、２桁毎に１個の開閉器によって開閉器が導通状
態の場合にのみ第（ｎ−１）桁目からの桁上げを第（ｎ
＋２）桁目への桁上げとして伝播する回路を有し、前記
Ｅｎ及びＥ（ｎ＋１）の論理積が真の場合に、前記開閉
器を導通状態にし、偽の場合に前記開閉器を非導通状態
にする回路を有し、前記開閉器が非導通状態の場合に、
前記Ａｎ及びＢｎ及びＡ（ｎ＋１）及びＢ（ｎ＋１）の
条件を判断し、第（ｎ＋１）桁目より第（ｎ＋２）桁目
への桁上げＣ（ｎ＋１）を生成する回路を有し、前記Ｅ
ｎ及びＣ（ｎ−１）の排他的論理和を生成し、これを前
記第ｎ桁目の和Ｓｎとする回路を有し、前記Ａｎ及びＢ
ｎ及びＣ（ｎ−１）より、第ｎ桁目から第（ｎ＋１）桁
目への桁上げ信号Ｃｎを生成する回路を有し、前記Ｅ（
ｎ＋１）及びＣｎの排他的論理和を生成し、これを前記
第（ｎ＋１）桁目の和Ｓ（ｎ＋１）とする回路を有して
構成されている。

【００１３】

【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例の回路図である。

【００１４】本回路は第ｎビットと第（ｎ＋１）ビット
の２ビット構成の全加算回路である。三つの排他的否定
論理和回路１〜３は各々１個のＯＲ−ＮＡＮＤゲートと
１個のＮＡＮＤゲートで構成される。また排他的論理和
回路４は、各々１個のＡＮＤ−ＮＯＲゲートと１個のＮ
ＯＲゲートで構成される。また、負論理の桁上げ信号線
９はトランスファ・ゲート５に接続されている。

【００１５】第ｎビットの被演算数Ａｎ及びＢｎ及び第
（ｎ−１）ビットから第ｎビットへの桁上げ信号の否定
信号ＲＣ（ｎ−１）及び第（ｎ＋１）ビットの被演算数
Ａ（ｎ＋１）及びＢ（ｎ＋１）を加算し、第ｎビットの
和Ｓｎ及び第（ｎ＋１）ビットの和Ｓ（ｎ＋１）及び第
（ｎ＋１）ビットから第（ｎ＋２）ビットへの桁上げ信
号の否定信号ＲＣ（ｎ＋１）を生成する。

【００１６】図２及び図３は図１の回路の動作を説明す
るために示す真理値図およびタイミング図である。図７
に示した従来の回路はダイナミック回路であり、クロッ
クに同期して動作するのに対して、本実施例の回路はス
タティック回路であり、クロックに同期させる必要はな
い。トランスファ・ゲート５を導通させることにより、
第（ｎ−１）ビットからの桁上げ信号線ＲＣ（ｎ−１）
を第（ｎ＋２）ビットへ伝播する。また、トランスファ
・ゲート５が導通していない時には、桁上げ生成回路６
により第（ｎ＋１）ビットから第（ｎ＋２）ビットへの
桁上げ信号ＲＣ（ｎ＋１）が生成される。

【００１７】トランスファ・ゲート５を導通させるかさ
せないかの制御は、桁上げ生成回路６によって行なう。 第ｎビットの被演算数Ａｎ及びＢｎの排他的論理和をＥ
ｎ、第（ｎ＋１）ビットの被演算数Ａ（ｎ＋１）及びＥ
（ｎ＋１）の排他的論理和をＥ（ｎ＋１）とすると、Ｅ
ｎ及びＥ（ｎ＋１）の論理積が真の時に、トランスファ
・ゲート５を導通させ、偽の時にトランスファ・ゲート
５を導通させない。Ｅｎの否定をＲＥｎ，Ｅ（ｎ＋１）
の否定をＲＥ（ｎ＋１）とすると、Ｅｎ・Ｅ（ｎ＋１）
は（ＲＥｎ＋ＲＥ（ｎ＋１））の論理否定であるから、
トランスファ・ゲート制御回路７はＮＯＲゲートにより
実現できる。

【００１８】また、本回路はＣＭＯＳ構成であるので、
トランスファ・ゲート５は、ｎ型ＦＥＴとＰ型ＦＥＴを
並列に接続したものを用いる。Ｐ型ＦＥＴのゲートには
ｎ型ＦＥＴに入力する信号の否定論理信号を入力する。

【００１９】トランスファ・ゲート５が導通していない
時には桁上げ生成回路６により第（ｎ＋１）ビットから
第（ｎ＋２）ビットへの桁上げ信号を生成する。桁上げ
生成回路６には、ＦＥＴのゲートにＡｎ，Ｂｎ，Ａ（ｎ
＋１）およびＢ（ｎ＋１）を接続したトランジスタを組
み合わせることにより構成する。この回路６はｎ型ＦＥ
ＴとＰ型ＦＥＴを対称に配置して構成することが可能で
ある。

【００２０】また、第ｎビットから第（ｎ＋１）ビット
への桁上げ信号Ｃｎは、Ａｎ・Ｂｎ＋Ｂｎ・Ｃ（ｎ−１
）＋Ｃ（ｎ−１）・Ａｎの論理式で表わせる。生成回路
はＡｎ及びＢｎ及び第（ｎ−１）ビットからの負論理の
桁上げ信号ＲＣ（ｎ−１）にインバータを通過させた信
号の三つをＦＥＴのゲートに接続したトランジスタを組
み合わせることにより構成する。

【００２１】本実施例により３ビット以上のｎビット加
算器を作成した場合は、最下位ビットの桁上り入力から
最上位ビットの桁上がり出力までの信号伝播に要する通
過トランジスタ段数は、従来の２分の１となる。

【００２２】図４は本発明の第２の実施例の回路図であ
る。本回路は排他的否定論理和回路１ａ〜３ａ及び排他
的論理和生成回路４ａの論理構成が図１の回路と異なる
他は全て同様の構成であり、従って回路の動作も同様で
ある。

【００２３】本回路はｎ型ＦＥＴのＰ型ＦＥＴがほぼ対
称に構成されるので、チップ上の素子設計レイアウト（
またはアートワーク）が容易であるという利点を有する
。

【００２４】図５は本発明の第３の実施例のブロック図
である。本回路は、図１または図２の２ビット構成の全
加算回路を、８個並列に連結して１６ビット全加算回路
を構成したものである。ここで、（Ａ１５〜Ａ０）及び
（Ｂ１５〜Ｂ０）は各々１６ビットの被演算数である。 （Ｓ１５〜Ｓ０）は１６ビットの和である。また、Ｃｉ
ｎは第０ビットへの桁上がり入力信号、Ｃｏｕｔは第１
５ビットからの桁上がり出力信号である。これらの入力
信号及び出力信号は全て正論理である。

【００２５】本回路は桁上がり線の信号伝播速度の低下
を防止するために図１または図２の２ビット構成の全加
算回路を４個連結する毎に、桁上げ信号線の入力と出力
に緩衝器としてインバータＩ７，Ｉ８を有する。

【００２６】

【発明の効果】以上説明したように本発明は、全加算回
路において２ビットを基本構成単位とすることにより、
３ビット以上の複数ビットの加算を従来より高速に行な
える効果がある。

【００２７】また、スタティック回路構成なので、クロ
ックに同期させる必要がないという効果を有する。さら
に、被演算数Ａｎ及びＢｎ及びＡ（ｎ−１）及びＢ（ｎ
−１）を直接ＦＥＴのゲートに接続したトランジスタを
組み合わせることによって桁上がり信号を生成している
ので、少数のトランジスタで回路を構成できるという効
果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】図１の回路の動作を説明するための真理値図で
ある。

【図３】図１の回路の動作を説明するためのタイミング
図である。

【図４】本発明の第２の実施例の回路図である。

【図５】本発明の第３の実施例のブロック図である。

【図６】従来の全加算回路の一例の回路図である。

【図７】従来の全加算回路の他の例の回路図である。

【図８】図６，図７の回路の動作を説明するための真理
値図である。

【図９】図６の回路の動作を説明するための信号タイミ
ング図である。

【図１０】図７の回路の動作を説明するための信号タイ
ミング図である。

【符号の説明】

１〜３，１ａ〜３ａ　　　　否定排他的論理和回路４，
４ａ　　　　排他的論理和回路 ５　　　　トランスファ・ゲート ６，８　　　　桁上げ生成回路 ７　　　　トランスファ・ゲート制御回路９　　　　桁
上げ信号線 １０　　　　ＮＡＮＤゲート １１　　　　ＯＲ−ＮＡＮＤ複合ゲート１２　　　　Ｎ
ＯＲゲート １３　　　　ＡＮＤ−ＮＯＲ複合ゲートＡｎ　　　　第
ｎビットの被演算数１ Ｂｎ　　　　第ｎビットの被演算数２ ＲＣｎ　　　　桁上げ信号 Ｓｎ　　　　第ｎビットの和

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第ｎ（ｎは正の整数）桁目の２つの２
   進数Ａｎ及びＢｎ及び第（ｎ＋１）桁目の２つの２進数
   Ａ（ｎ＋１）及びＢ（ｎ＋１）及び第（ｎ−１）桁目か
   ら第ｎ桁目への桁上げＣ（ｎ−１）を加算し、第ｎ桁目
   の和Ｓｎ及び第（ｎ＋１）桁目の和Ｓ（ｎ＋１）及び第
   （ｎ＋１）桁目から第（ｎ＋２）桁目への桁上げＣ（ｎ
   ＋１）を生成する２桁分の回路を構成単位とし、前記２
   進数Ａｎ及びＢｎの排他的論理和Ｅｎ及び前記２進数Ａ
   （ｎ＋１）及びＢ（ｎ＋１）の排他的論理和Ｅ（ｎ＋１
   ）を生成する回路を有し、２桁毎に１個の開閉器によっ
   て開閉器が導通状態の場合にのみ第（ｎ−１）桁目から
   の桁上げを第（ｎ＋２）桁目への桁上げとして伝播する
   回路を有し、前記Ｅｎ及びＥ（ｎ＋１）の論理積が真の
   場合に、前記開閉器を導通状態にし、偽の場合に前記開
   閉器を非導通状態にする回路を有し、前記開閉器が非導
   通状態の場合に、前記Ａｎ及びＢｎ及びＡ（ｎ＋１）及
   びＢ（ｎ＋１）の条件を判断し、第（ｎ＋１）桁目より
   第（ｎ＋２）桁目への桁上げＣ（ｎ＋１）を生成する回
   路を有し、前記Ｅｎ及びＣ（ｎ−１）の排他的論理和を
   生成し、これを前記第ｎ桁目の和Ｓｎとする回路を有し
   、前記Ａｎ及びＢｎ及びＣ（ｎ−１）より、第ｎ桁目か
   ら第（ｎ＋１）桁目への桁上げ信号Ｃｎを生成する回路
   を有し、前記Ｅ（ｎ＋１）及びＣｎの排他的論理和を生
   成し、これを前記第（ｎ＋１）桁目の和Ｓ（ｎ＋１）と
   する回路を有することを特徴とする全加算回路。
2. 【請求項２】　　ｍ（ｍは２以上の正の整数）個連結し
   、ｍ×２桁の２進数を加算可能であり、複数個毎に桁上
   げ線上に駆動能力向上用の緩衝器を配置することを特徴
   とする請求項１記載の全加算回路。