JPH04360542A - Manufacture of thin film semiconductor device - Google Patents

Manufacture of thin film semiconductor device

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JPH04360542A
JPH04360542A JP3162381A JP16238191A JPH04360542A JP H04360542 A JPH04360542 A JP H04360542A JP 3162381 A JP3162381 A JP 3162381A JP 16238191 A JP16238191 A JP 16238191A JP H04360542 A JPH04360542 A JP H04360542A
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thin film
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aluminum
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阿閉 忠司
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Abstract

PURPOSE:To eliminate the step-difference caused by a protective film and a wiring electrode, and make the film thickness of the wiring electrode thin by selectively depositing a metal electrode of aluminum or the like in an aperture part of the protecting film, in the forming process of an upper metal electrode of the source.drain or the like of a thin film semiconductor device. CONSTITUTION:An aperture is formed at a specified position of a protecting film 5 by a photolithography process. An N<+> layer 6 of ohmic contact is deposited on the whole surface by plasma CVD or the like, and left only in the aperture part by a photolithography process. By chemical vapor deposition method using alkyl aluminum hydride gas and hydrogen gas, aluminum is selectively deposited only in the aperture part, and source.drain electrodes 7, 8 are formed. Thereby aluminum is not deposited on a silicon nitride film of the insulative protective layer 5 and deposited only on the N<+> layer 6 left in the aperture part.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、ディスプレー、イメー
ジスキャナなどに用いられる、薄膜トランジスタ及び薄
膜トランジスタ型光センサ等の薄膜半導体装置の安定な
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for stably manufacturing thin film semiconductor devices such as thin film transistors and thin film transistor type optical sensors used in displays, image scanners, etc.

【0002】0002

【従来の技術】近年オフィスオートメイション(OA)
にともない、ディスプレー、イメージスキャナ等の入出
力デバイスは、ワードプロセッサー、パーソナルコンピ
ューター、ファクシミリ等のOA機器のマンマシーンイ
ンターフェイスとして、重要視され、軽量、薄型、低価
格が要望されている。
[Prior art] Office automation (OA) in recent years
As a result, input/output devices such as displays and image scanners are becoming important as man-machine interfaces for office automation equipment such as word processors, personal computers, and facsimiles, and are required to be lightweight, thin, and low-priced.

【0003】このような観点より、薄膜半導体、例えば
、水素化アモルファスシリコン、ポリシリコン等を、大
面積の絶縁基板上に形成し、薄膜トランジスタを構成し
たアクティブマトリクス方式の液晶ディスプレイや、光
センサを構成した光電変換装置等の薄膜半導体装置の開
発が進められている。
From this perspective, thin film semiconductors such as hydrogenated amorphous silicon and polysilicon are formed on large-area insulating substrates to form active matrix type liquid crystal displays and optical sensors that form thin film transistors. The development of thin film semiconductor devices such as photoelectric conversion devices is progressing.

【0004】図3の(a),(b),(c)は、それぞ
れ従来の薄膜トランジスタ(以下TFTという)または
、薄膜トランジスタ型光センサ等の薄膜半導体装置の構
造の例を示す。
FIGS. 3A, 3B, and 3C each show an example of the structure of a conventional thin film transistor (hereinafter referred to as TFT) or a thin film semiconductor device such as a thin film transistor type optical sensor.

【0005】ガラス基板31上のゲート電極32の上に
ゲート絶縁膜33を堆積し、更にチャネルとなる薄膜半
導体34、例えば、水素化アモルファスシリコン(以下
a−Si:Hという)などを堆積し、最後にこの薄膜半
導体の表面の保護層35を連続に堆積する。更に所定の
位置に、半導体層と電極金属とのオーミックコンタクト
用のn+ 層36と、ソース、ドレイン電極37,38
を設け、電子に対してオーミック性、正孔に対してブロ
ッキング性となる接合を形成することで、nチャンネル
トランジスタとして動作する。39は平坦化保護膜であ
り、40は配線保護層である。
A gate insulating film 33 is deposited on the gate electrode 32 on the glass substrate 31, and a thin film semiconductor 34 that will become a channel, such as hydrogenated amorphous silicon (hereinafter referred to as a-Si:H), is deposited. Finally, a protective layer 35 is continuously deposited on the surface of this thin film semiconductor. Furthermore, an n+ layer 36 for ohmic contact between the semiconductor layer and the electrode metal, and source and drain electrodes 37 and 38 are provided at predetermined positions.
By forming a junction that has ohmic properties for electrons and blocking properties for holes, it operates as an n-channel transistor. 39 is a flattening protective film, and 40 is a wiring protective layer.

【0006】なお、図3のTFTは、ソース、ドレイン
電極間に光を照射して半導体層で発生するフォトキャリ
アの分布を、ゲート電極により制御して安定な光電流を
得るような、薄膜トランジスタ型光センサとしても応用
できる。
Note that the TFT shown in FIG. 3 is a thin film transistor type in which a stable photocurrent is obtained by controlling the distribution of photocarriers generated in a semiconductor layer by irradiating light between the source and drain electrodes with a gate electrode. It can also be applied as a light sensor.

【0007】図4は、図3の従来の薄膜トランジスタ及
び薄膜トランジスタ型光センサ等の薄膜半導体装置の製
造方法を示す。
FIG. 4 shows a method of manufacturing thin film semiconductor devices such as the conventional thin film transistor and thin film transistor type optical sensor shown in FIG.

【0008】図4(a)において、31はガラス基板、
32はゲート電極となるCr膜である。ゲート電極32
のCr膜はスパッタ法等で1000Å全面に堆積し、感
光性レジストを用いたフォトリソグラフィ工程により、
パターニング形成される。その後、例えば、プラズマC
VD法等でゲート絶縁膜となるシリコン窒化膜33を3
000Å、半導体層となるa−Si:H層34を500
0Å、シリコン窒化膜などの保護層35を5000Å、
連続的に堆積する。
In FIG. 4(a), 31 is a glass substrate;
32 is a Cr film serving as a gate electrode. Gate electrode 32
The Cr film was deposited over the entire surface with a thickness of 1000 Å by sputtering, etc., and by a photolithography process using a photosensitive resist.
Patterning is formed. Then, for example, plasma C
The silicon nitride film 33 that will become the gate insulating film is deposited using a VD method or the like.
000 Å, and the a-Si:H layer 34, which will become a semiconductor layer, has a thickness of 500 Å.
0 Å, protective layer 35 such as silicon nitride film 5000 Å,
Continuously deposited.

【0009】次に、図4(b)では、保護層35の所定
の位置をフォトリソグラフィ工程により開口した後、オ
ーミックコンタクトのn+ 層36を1000Å、プラ
ズマCVD等で全面に堆積し、ソース、ドレイン電極3
7,38となるアルミニウムをスパッタ法等で1000
0Å、全面に堆積したところを示す。
Next, in FIG. 4(b), after a predetermined position of the protective layer 35 is opened by a photolithography process, an ohmic contact n+ layer 36 of 1000 Å is deposited on the entire surface by plasma CVD or the like, and the source and drain layers are Electrode 3
7,38 aluminum to 1000 by sputtering method etc.
0 Å, showing that it was deposited on the entire surface.

【0010】次に、図4(c)は、ソース、ドレイン電
極37,38とオーミックコンタクトのn+ 層36の
不要部をフォトリソグラフィ工程により連続してエッチ
ングした後を示す。
Next, FIG. 4C shows the state after the source and drain electrodes 37 and 38 and the unnecessary portions of the ohmic contact n+ layer 36 have been successively etched by a photolithography process.

【0011】次に、図4(d)で、フォトリソグラフィ
工程によりTFTが素子分離される。そして、これらの
TFTの配線等を腐食から守るため、窒化シリコン等の
配線保護層40を、全面に形成し、図3(a)のTFT
が得られる。
Next, in FIG. 4(d), the TFTs are separated by a photolithography process. In order to protect the wiring of these TFTs from corrosion, a wiring protection layer 40 of silicon nitride or the like is formed over the entire surface of the TFT shown in FIG. 3(a).
is obtained.

【0012】また、TFTの電極が作る段差に対する平
坦化を考慮して、窒化シリコンではなく、例えば熱処理
により重合させたポリイミド樹脂膜等が平坦化保護膜3
9として用いられた場合、図3(b)のTFTが完成す
る。
In addition, in consideration of flattening the steps formed by the TFT electrodes, the flattening protective film 3 is made of, for example, a polyimide resin film polymerized by heat treatment, instead of silicon nitride.
9, the TFT of FIG. 3(b) is completed.

【0013】さらに安全性を考慮して、ポリイミド樹脂
膜等の平坦化保護膜39の上にシリコン窒化膜等の配線
保護層40を形成すると図3(c)のTFTとなる。
Further, in consideration of safety, a wiring protection layer 40 such as a silicon nitride film is formed on the flattening protection film 39 such as a polyimide resin film, resulting in the TFT shown in FIG. 3(c).

【0014】[0014]

【発明が解決しようとする課題】前記図4に示す様な従
来の方法によって形成された薄膜トランジスタ等の薄膜
半導体装置は、半導体層に用いられる水素化アモルファ
スシリコンやポリシリコンが水分等の不純物の影響を非
常に受けやすいため、これらの不純物を保護層により完
全に遮断しなければならない。また、電極等の配線に用
いられているアルミニウムも、水分などにより腐食が発
生するため、断線や配線抵抗の増加を引き起こす。
[Problems to be Solved by the Invention] Thin film semiconductor devices such as thin film transistors formed by the conventional method as shown in FIG. These impurities must be completely blocked by a protective layer. Furthermore, aluminum used for wiring such as electrodes is also corroded by moisture, which causes wire breakage and an increase in wiring resistance.

【0015】このように保護層が不充分だと、実際にフ
ァクシミリの長尺の密着型読み取りセンサやアクティブ
マトリクス型液晶ディスプレー等の製品に応用する場合
に重大な障害となる。たとえば、アクティブマトリクス
型のディスプレーでは、見えが大きく変わる。またセン
サにおいては、その基本特性である光電流、暗電流が、
不安定で、読み取り画像の大きな劣化を引き起こす。
[0015] If the protective layer is insufficient as described above, it will be a serious problem when it is actually applied to products such as long contact type reading sensors for facsimile machines and active matrix type liquid crystal displays. For example, with an active matrix display, the appearance changes dramatically. In addition, the basic characteristics of sensors, photocurrent and dark current, are
It is unstable and causes major deterioration of the read image.

【0016】従来の方法では、シリコン窒化膜とポリイ
ミド樹脂の二層以上の構成により保護層を形成している
が、これはポリイミド樹脂膜により平坦化して、シリコ
ン窒化膜により水分などを遮断するという各膜の機能分
離によるものである。ポリイミド樹脂だけでは水分等の
遮断は不十分であり、シリコン窒化膜だけでは水分の遮
断は十分であるが平坦化が困難である。
In the conventional method, a protective layer is formed using two or more layers of silicon nitride film and polyimide resin, but this is flattened by the polyimide resin film, and moisture is blocked by the silicon nitride film. This is due to the functional separation of each membrane. Polyimide resin alone is insufficient to block moisture, and silicon nitride film alone is sufficient to block moisture, but flattening is difficult.

【0017】しかしながら、この従来の方法では保護膜
を形成する工程が複雑であり、製造コストが高くなって
しまう。さらに今後、基板の大版化や配線の微細化が進
むと、ポリイミド樹脂による平坦化に限界が生じること
になり、製造歩留りを低下させることになる。又、セル
フアライメントが不可能な為、電極間のスペースマージ
ンが大きく必要となり、微細化を困難にする要因も有し
ていた。
However, in this conventional method, the process of forming the protective film is complicated and the manufacturing cost increases. Furthermore, as substrates become larger and wiring becomes finer in the future, there will be limits to flattening using polyimide resin, which will lower manufacturing yields. Furthermore, since self-alignment is impossible, a large space margin between electrodes is required, which also makes miniaturization difficult.

【0018】[0018]

【課題を解決するための手段及び作用】本発明によれば
、以上の様な従来技術の問題点を解決するものとして、
絶縁基板上に金属ゲート電極及びゲート絶縁膜が形成さ
れており、該ゲート絶縁膜上に半導体層及び絶縁性保護
膜が積層されており、該絶縁性保護膜に形成されている
開口部を通じて前記半導体層上にオーミックコンタクト
層を介して1対の金属電極が形成されている薄膜半導体
装置を製造する方法において、前記絶縁性保護膜の開口
部に選択的に金属電極を形成する工程を含むことを特徴
とする薄膜半導体装置の製造方法、が提供される。
[Means and operations for solving the problems] According to the present invention, as a solution to the problems of the prior art as described above,
A metal gate electrode and a gate insulating film are formed on an insulating substrate, a semiconductor layer and an insulating protective film are laminated on the gate insulating film, and the semiconductor layer and the insulating protective film are formed through an opening formed in the insulating protective film. A method for manufacturing a thin film semiconductor device in which a pair of metal electrodes are formed on a semiconductor layer via an ohmic contact layer, including the step of selectively forming a metal electrode in an opening of the insulating protective film. A method for manufacturing a thin film semiconductor device is provided.

【0019】ここで、前記金属電極を形成する工程とし
てアルキルアルミニウムハイドライドガスと水素ガスと
を用いた化学的気相堆積法によりアルミニウムを選択的
に形成する工程を用いることができる。
Here, as the step of forming the metal electrode, a step of selectively forming aluminum by a chemical vapor deposition method using alkyl aluminum hydride gas and hydrogen gas can be used.

【0020】かくして、本発明によれば、前記薄膜トラ
ンジスタ等の薄膜半導体装置の製造方法において、絶縁
性保護膜の開口部にソース、ドレイン電極として選択的
にアルミニウムを堆積する方法を用いることにより、ソ
ース、ドレイン電極と保護膜との段差がなくなり、ソー
ス、ドレイン電極の膜厚を薄くできる。さらに配線の保
護膜は平坦に形成できるため、平坦化のためのポリイミ
ド樹脂が不要となり、製造のコストダウンになり、しか
も製造歩留りを向上させることができる。
Thus, according to the present invention, in the method for manufacturing a thin film semiconductor device such as a thin film transistor, the source and drain electrodes are selectively deposited in the openings of the insulating protective film. , there is no difference in level between the drain electrode and the protective film, and the thickness of the source and drain electrodes can be reduced. Furthermore, since the protective film for the wiring can be formed flat, polyimide resin for flattening is not required, which reduces manufacturing costs and improves manufacturing yield.

【0021】[0021]

【実施例】以下、本発明を実施例にもとづき説明する。EXAMPLES The present invention will be explained below based on examples.

【0022】(実施例1)図1は、本発明による薄膜ト
ランジスタ(以下TFTという)またはTFT型光セン
サ等の薄膜半導体装置の構造の1例を示す。以下、図2
において、図1の本発明によるTFT及びTFT型光セ
ンサ等の薄膜半導体装置の製造方法を示す。
(Embodiment 1) FIG. 1 shows an example of the structure of a thin film semiconductor device such as a thin film transistor (hereinafter referred to as TFT) or a TFT type optical sensor according to the present invention. Below, Figure 2
1, a method for manufacturing thin film semiconductor devices such as TFTs and TFT-type photosensors according to the present invention shown in FIG. 1 will be described.

【0023】図2(a)において、1はガラス基板、2
はゲート電極となるCr膜である。ゲート電極2のCr
膜はスパッタ法等で1000Å全面に堆積し、感光性レ
ジストを用いたフォトリソグラフィ工程により、パター
ニング形成される。その後、例えばプラズマCVD法等
でゲート絶縁膜となるシリコン窒化膜3を3000Å、
半導体層となるa−Si:H層4を5000Å、シリコ
ン窒化膜などの保護層5を5000Å、連続的に堆積す
る。
In FIG. 2(a), 1 is a glass substrate, 2
is a Cr film serving as a gate electrode. Cr of gate electrode 2
The film is deposited over the entire surface to a thickness of 1000 Å by sputtering or the like, and patterned by a photolithography process using a photosensitive resist. Thereafter, a silicon nitride film 3 that will become a gate insulating film is formed with a thickness of 3000 Å using, for example, a plasma CVD method.
An a-Si:H layer 4 serving as a semiconductor layer is successively deposited to a thickness of 5000 Å, and a protective layer 5 such as a silicon nitride film is deposited to a thickness of 5000 Å.

【0024】次に、図2(b)では、保護層5の所定の
位置をフォトリソグラフィ工程により開口した後、オー
ミックコンタクトのn+ 層6を1000Å、プラズマ
CVD等で全面に堆積し、フォトリソグラフィ工程によ
り開口部にのみn+ 層6を残す。
Next, in FIG. 2(b), after a predetermined position of the protective layer 5 is opened by a photolithography process, an ohmic contact n+ layer 6 of 1000 Å is deposited on the entire surface by plasma CVD or the like, and then a photolithography process is performed. This leaves the n+ layer 6 only in the opening.

【0025】次に、図2(c)は、アルキルアルミニウ
ムハイドライドのガスと水素ガスとを用いた化学的気相
堆積法により、アルミニウムを5000Å、開口部にの
み選択的に堆積し、ソース、ドレイン電極7,8を形成
したところを示す。この方法によれば、絶縁性の保護層
5のシリコン窒化膜上にはアルミニウムは堆積せず、図
2(b)で開口部に残されたn+ 層6上にのみアルミ
ニウムが堆積する。
Next, as shown in FIG. 2(c), aluminum is selectively deposited to a thickness of 5000 Å only in the openings by chemical vapor deposition using alkyl aluminum hydride gas and hydrogen gas. The state where electrodes 7 and 8 are formed is shown. According to this method, aluminum is not deposited on the silicon nitride film of the insulating protective layer 5, but is deposited only on the n+ layer 6 left in the opening in FIG. 2(b).

【0026】この方法についてさらに詳細に述べる。図
12に、上述のように開口部に選択的にアルミニウムを
堆積するために好適な金属膜形成装置を示す。
This method will be described in more detail. FIG. 12 shows a metal film forming apparatus suitable for selectively depositing aluminum in the openings as described above.

【0027】この金属膜連続形成装置は、図12に示す
ように、ゲートバルブ110によって互いに外気遮断下
で連通可能に連接されているロードロック室111,C
VD反応室(第1の成膜室)112,RFエッチング室
113,スパッタ室(第2の成膜室)114,ロードロ
ック室115とから構成されており、各室はそれぞれ排
気系116a〜116eによって排気もしくは減圧され
るように構成されている。前記ロードロック室111は
、スループット性を向上させるために堆積処理前の基体
雰囲気を排気後にH2 雰囲気に置き換える室である。 次のCVD反応室112は基体上に常圧または減圧下で
選択堆積を行う室であり、抵抗加熱体(200〜430
℃に加熱)117を有する基体ホルダ118が内部に設
けられるとともに、CVD用ガス導入ライン119によ
って室内にCVD用ガスが導入されるように構成されて
いる。130は加熱用ランプであり、131は基体固定
用のツメである。次のRFエッチング室113は選択堆
積後の基体表面のクリーニング(エッチング)をAr雰
囲気下で行う室であり、内部には100℃〜250℃に
加熱される基体ホルダ120とRFエッチング用電極ラ
イン121とが設けられるとともに、Arガス供給ライ
ン122が接続されている。次のスパッタ室114は基
体表面にAr雰囲気下でスパッタリングにより金属膜を
非選択的に堆積する室であり、内部に200℃〜250
℃に加熱される基体ホルダ123とスパッタターゲット
材124aを取りつけるターゲット電極124が設けら
れるとともに、Arガス供給ライン125が接続されて
いる。最後のロードロック室115は金属膜堆積完了後
の基体を外気中に出す前の調整室であり、雰囲気をN2
 に置換するように構成されている。
As shown in FIG. 12, this continuous metal film forming apparatus includes load lock chambers 111 and C, which are connected to each other by a gate valve 110 so as to be able to communicate with each other while being shut off from outside air.
It is composed of a VD reaction chamber (first film forming chamber) 112, an RF etching chamber 113, a sputtering chamber (second film forming chamber) 114, and a load lock chamber 115, and each chamber is equipped with an exhaust system 116a to 116e. It is configured to be evacuated or depressurized by. The load lock chamber 111 is a chamber in which the atmosphere of the substrate before the deposition process is evacuated and then replaced with an H2 atmosphere in order to improve throughput. The next CVD reaction chamber 112 is a chamber in which selective deposition is performed on a substrate under normal pressure or reduced pressure, and a resistance heating element (200 to 430
A substrate holder 118 having a substrate holder 117 (heated to .degree. 130 is a heating lamp, and 131 is a claw for fixing the base. The next RF etching chamber 113 is a chamber in which cleaning (etching) the surface of the substrate after selective deposition is performed in an Ar atmosphere. An Ar gas supply line 122 is connected thereto. The next sputtering chamber 114 is a chamber in which a metal film is non-selectively deposited on the substrate surface by sputtering in an Ar atmosphere.
A substrate holder 123 heated to .degree. C. and a target electrode 124 to which a sputter target material 124a is attached are provided, and an Ar gas supply line 125 is connected thereto. The final load lock chamber 115 is an adjustment chamber before the substrate is exposed to the outside air after metal film deposition is completed, and the atmosphere is changed to N2.
is configured to be replaced by

【0028】このように、基体を工程に従って順次ロー
ドロック室111からCVD室112,RFエッチング
室113、スパッタ室114、ロードロック室115へ
と、外気にさらすことなく連続的に移動させることがで
きるようになっている。
[0028] In this way, the substrate can be sequentially moved from the load lock chamber 111 to the CVD chamber 112, the RF etching chamber 113, the sputtering chamber 114, and the load lock chamber 115 according to the process without being exposed to the outside air. It looks like this.

【0029】本発明により形成可能な金属膜は、具体的
には選択堆積したAlと非選択的に堆積したAlとの組
み合わせ、AlとAl−Siとの組み合わせ、AlとA
l−Cuとの組み合わせ、AlとAl−Si−Cuとの
組み合わせ、AlとAl−Tiとの組み合わせ等である
Specifically, the metal film that can be formed according to the present invention includes a combination of selectively deposited Al and non-selectively deposited Al, a combination of Al and Al-Si, and a combination of Al and Al.
These include a combination with l-Cu, a combination of Al and Al-Si-Cu, a combination of Al and Al-Ti, etc.

【0030】Al選択堆積の際の基体の表面温度として
はアルキルアルミニウムハイドライドの分解温度以上4
50℃未満が好ましいが、より好ましくは260℃以上
440℃以下がよい。特に、原料ガスとしてモノメチル
アルミニウムハイドライド(MMAH)またはジメチル
アルミニウムハイドライド(DMAH)を用い、反応ガ
スとしてH2 ガスを用い、これらの混合ガスの下で基
体表面をランプ加熱するようにすれば、高堆積速度で良
質のAl膜を形成することができる。この場合には、A
l膜形成時の基体表面温度をより一層好ましい260℃
〜440℃とすることにより、抵抗加熱の場合よりも高
い3000〜5000Å/分という高堆積速度で良質な
膜が得られるのである。
The surface temperature of the substrate during selective Al deposition is higher than the decomposition temperature of alkyl aluminum hydride4.
The temperature is preferably less than 50°C, more preferably 260°C or more and 440°C or less. In particular, if monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) is used as the raw material gas, H2 gas is used as the reaction gas, and the substrate surface is lamp heated under a mixture of these gases, a high deposition rate can be achieved. A high quality Al film can be formed using this method. In this case, A
The substrate surface temperature during film formation is more preferably 260°C.
By setting the temperature to ~440° C., a high quality film can be obtained at a high deposition rate of 3000 to 5000 Å/min, which is higher than in the case of resistance heating.

【0031】本発明に適用可能な直接加熱(加熱手段か
らのエネルギーが直接基体に伝達されて基体自体を加熱
する)の方法としては、例えばハロゲンランプ、キセノ
ンランプ等によるランプ加熱があげられる。また、抵抗
加熱としては、堆積膜を形成すべき基体を支持するため
の堆積膜形成用の空間に配設された基体支持部材に設け
られた発熱体等である。
Examples of the direct heating method (energy from the heating means is directly transmitted to the substrate to heat the substrate itself) applicable to the present invention include lamp heating using a halogen lamp, a xenon lamp, or the like. Further, as resistance heating, a heating element is provided on a substrate support member disposed in a space for forming a deposited film for supporting a substrate on which a deposited film is to be formed.

【0032】上述した方法により開口内に堆積されたA
lは単結晶構造となっており、 (1)ヒルロックの発生確率の低減 (2)アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性に優れた堆積方法であるので、次の堆積工程として非
選択性の堆積方法を適用し、上述の選択堆積したAl膜
および絶縁膜であるSiO2 等の上にもAlを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。
A deposited in the opening by the method described above
l has a single crystal structure and has excellent properties in (1) reducing the probability of hillock occurrence and (2) reducing the probability of alloy spike occurrence. Since the method described above is a deposition method with excellent selectivity, a non-selective deposition method is applied as the next deposition step, and Al is deposited on the selectively deposited Al film and SiO2, which is an insulating film. By forming a metal film containing as a main component, a metal film suitable for wiring of a semiconductor device can be obtained.

【0033】図2(b)の様な基板上へのAl成膜の手
順は次の通りである。
The procedure for forming an Al film on a substrate as shown in FIG. 2(b) is as follows.

【0034】まず、上述の基体をロードロック室111
に配置する。このロードロック室111には前記したよ
うに水素が導入されて水素雰囲気とされる。そして、排
気系116bにより反応室112内をほぼ1×10−8
Torrに排気する。ただし反応室112内の真空度は
1×10−8Torrより悪くてもAlは成膜する。
First, the above-mentioned base body is placed in the load lock chamber 111.
Place it in As described above, hydrogen is introduced into the load lock chamber 111 to create a hydrogen atmosphere. Then, the inside of the reaction chamber 112 is approximately 1×10-8 by the exhaust system 116b.
Exhaust to Torr. However, even if the degree of vacuum in the reaction chamber 112 is worse than 1.times.10@-8 Torr, Al can be formed into a film.

【0035】そして、ガスライン119からDMAHを
供給する。DMAHラインのキャリアガスはH2 を用
いる。不図示の第2のガスラインは反応ガスとしてのH
2 用であり、この第2のガスラインからH2 を流し
、不図示のスローリークバルブの開度を調整して反応室
112内の圧力を所定の値にする。この場合の典型的圧
力は約1.5Torrとする。DMAHラインよりDM
AHを反応室内へ導入する。全圧は約1.5Torrで
あり、DMAH分圧を約5.0×10−3Torrとす
る。その後基体ホルダ118の抵抗発熱体に通電しウェ
ハを直接加熱する。このようにしてAlを堆積させる。 この時の基体表面の温度は260℃とした。
DMAH is then supplied from the gas line 119. H2 is used as the carrier gas for the DMAH line. A second gas line (not shown) carries H as a reaction gas.
2, H2 is flowed from this second gas line, and the opening degree of a slow leak valve (not shown) is adjusted to bring the pressure inside the reaction chamber 112 to a predetermined value. Typical pressure in this case is about 1.5 Torr. DM from DMAH line
AH is introduced into the reaction chamber. The total pressure is approximately 1.5 Torr, and the DMAH partial pressure is approximately 5.0×10 −3 Torr. Thereafter, electricity is applied to the resistance heating element of the substrate holder 118 to directly heat the wafer. In this way, Al is deposited. The temperature of the substrate surface at this time was 260°C.

【0036】図2(d)で、フォトリソグラフィ工程に
より素子分離を行って、窒化シリコン等の第2の保護層
10を全面に3000Å形成し、本発明による図1のT
FTが完成される。
In FIG. 2(d), a second protective layer 10 made of silicon nitride or the like is formed to a thickness of 3000 Å on the entire surface by performing element isolation using a photolithography process, and the T of FIG.
FT is completed.

【0037】図5は、本発明の製造方法による薄膜トラ
ンジスタと従来の製造方法による薄膜トランジスタの安
定性を示しており、高温、高湿放置時間に対するソース
、ドレイン電極のアルミニウムの腐食の発生率を示す。 これによれば、図1の本発明の製造方法による場合と従
来の方法の図3(c)の場合とでは、1000時間の放
置でもほとんど腐食は発生しないのに対して、従来の製
造方法による図3(a)と図3(b)の場合、配線の腐
食が多く発生してしまう。これは、ポリイミド樹脂だけ
を保護膜に用いた場合はポリイミド樹脂の耐湿性が悪く
、窒化シリコンだけを保護膜に用いた場合は段差被覆性
不良による段差部から水分が侵入するからである。
FIG. 5 shows the stability of the thin film transistor manufactured by the manufacturing method of the present invention and the thin film transistor manufactured by the conventional manufacturing method, and shows the incidence of corrosion of aluminum in the source and drain electrodes with respect to the exposure time at high temperature and high humidity. According to this, in the case of the manufacturing method of the present invention shown in FIG. 1 and the case of the conventional method shown in FIG. In the cases of FIGS. 3(a) and 3(b), a lot of corrosion occurs in the wiring. This is because when only polyimide resin is used for the protective film, the moisture resistance of the polyimide resin is poor, and when only silicon nitride is used for the protective film, moisture enters through the step portion due to poor step coverage.

【0038】以上のように、従来の図3(a),(b)
の様な製造方法では配線の腐食が発生して耐湿性が不十
分であったため、図3(c)の様に複雑な方法を用いて
いるのであり、これにより保護膜の形成工程において製
造コストが高くなり歩留りが低下していた。しかしなが
ら本発明の方法によれば、簡易な方法により、従来の図
3(c)と同等な極めて低い腐食の発生率で、耐湿性を
保つことができる。
As mentioned above, conventional FIGS. 3(a) and 3(b)
Since the manufacturing method shown in Figure 3(c) resulted in corrosion of the wiring and insufficient moisture resistance, a complicated method was used as shown in Figure 3(c), which reduced the manufacturing cost in the process of forming the protective film. was increasing and the yield was decreasing. However, according to the method of the present invention, moisture resistance can be maintained by a simple method with an extremely low incidence of corrosion equivalent to the conventional method shown in FIG. 3(c).

【0039】本実施例ではアモルファスシリコンを用い
た薄膜トランジスタについて述べたが、アモルファスシ
リコンの代わりにポリシリコンやその他の薄膜化合物半
導体等を用いたものについても適用することができる。 また、これらの半導体に選択堆積させるために用いる絶
縁性保護膜としては、窒化シリコンの代わりに酸化シリ
コンや炭化ケイ素等の絶縁膜を用いることもできる。
In this embodiment, a thin film transistor using amorphous silicon has been described, but the present invention can also be applied to a thin film transistor using polysilicon or other thin film compound semiconductors instead of amorphous silicon. Moreover, as an insulating protective film used for selectively depositing these semiconductors, an insulating film of silicon oxide, silicon carbide, or the like can be used instead of silicon nitride.

【0040】(実施例2)実施例1で述べた薄膜トラン
ジスタ等の薄膜半導体装置は、実際にアクティブマトリ
クス型液晶ディスプレーや密着型読み取りセンサ等に応
用する場合には基板上に複数個集積されて構成される。 その場合、ゲート電極の下部配線とソース、ドレイン電
極の上部配線を電気的に接続してマトリクス配線構成と
して、たとえば外部のIC等に接続する。その際、上部
配線と下部配線を接続する工程が必要となり、そこでは
従来は配線の段差が生じたが、このような半導体装置の
製造の工程にも本発明を応用することができる。その応
用例の薄膜半導体装置を本発明の第2の実施例として図
6に示す。そして、その製造方法を示す工程図を図7に
示す。
(Example 2) When the thin film semiconductor devices such as thin film transistors described in Example 1 are actually applied to active matrix liquid crystal displays, contact type reading sensors, etc., a plurality of them are integrated on a substrate. be done. In that case, the lower wiring of the gate electrode and the upper wiring of the source and drain electrodes are electrically connected to form a matrix wiring structure and connected to, for example, an external IC. At that time, a step is required to connect the upper wiring and the lower wiring, and heretofore, a level difference in the wiring occurs, but the present invention can also be applied to the manufacturing process of such a semiconductor device. A thin film semiconductor device as an application example thereof is shown in FIG. 6 as a second embodiment of the present invention. A process diagram showing the manufacturing method is shown in FIG.

【0041】図7(a)において、1はガラス基板、2
はゲート電極となるCr膜である。ゲート電極2のCr
膜はスパッタ法等で1000Å全面に堆積し、感光性レ
ジストを用いたフォトリソグラフィ工程により、パター
ニング形成される。その後、例えばプラズマCVD法等
でゲート絶縁膜となるシリコン窒化膜3を3000Å、
半導体層となるa−Si:H層4を5000Å、シリコ
ン窒化膜などの保護層5を5000Å、連続的に堆積す
る。
In FIG. 7(a), 1 is a glass substrate, 2
is a Cr film serving as a gate electrode. Cr of gate electrode 2
The film is deposited over the entire surface to a thickness of 1000 Å by sputtering or the like, and patterned by a photolithography process using a photosensitive resist. Thereafter, a silicon nitride film 3 that will become a gate insulating film is formed with a thickness of 3000 Å using, for example, a plasma CVD method.
An a-Si:H layer 4 serving as a semiconductor layer is successively deposited to a thickness of 5000 Å, and a protective layer 5 such as a silicon nitride film is deposited to a thickness of 5000 Å.

【0042】次に、図7(b)では、上部電極に接続す
るために、下部ゲート電極の所定の位置をフォトリソグ
ラフィ工程により開口し、下部ゲート電極を露出させた
ところを示す。
Next, FIG. 7(b) shows the lower gate electrode opened at a predetermined position by a photolithography process to expose the lower gate electrode in order to connect to the upper electrode.

【0043】次に、図7(c)は、第1の実施例と同様
にして、アルキルアルミニウムハイドライドのガスと水
素ガスとを用いた化学的気相堆積法により、シリコン窒
化膜3と半導体層4の膜厚の和と同等の8000Å、ア
ルミニウムを堆積したところを示す。第1の実施例と同
様に保護層5のシリコン窒化膜上にはアルミニウムは堆
積せず、開口されたゲート電極上のみ選択的にアルミニ
ウムが堆積する。
Next, FIG. 7(c) shows a silicon nitride film 3 and a semiconductor layer formed by chemical vapor deposition using alkyl aluminum hydride gas and hydrogen gas in the same manner as in the first embodiment. This shows that aluminum was deposited to a thickness of 8000 Å, which is equivalent to the sum of the film thicknesses of No. 4. As in the first embodiment, aluminum is not deposited on the silicon nitride film of the protective layer 5, but aluminum is selectively deposited only on the opened gate electrode.

【0044】次に、図7(d)では、保護層5の所定の
位置をフォトリソグラフィ工程により開口した後、オー
ミックコンタクトのn+ 層6を1000Å、プラズマ
CVD等で全面に堆積し、フォトリソグラフィ工程によ
り開口部の一部にn+ 層6を残す。
Next, in FIG. 7(d), after opening the protective layer 5 at a predetermined position by a photolithography process, an ohmic contact n+ layer 6 of 1000 Å is deposited on the entire surface by plasma CVD or the like, and then a photolithography process is performed. The n+ layer 6 is left in a part of the opening.

【0045】次に、図7(e)は、第1の実施例と同様
にして、アルキルアルミニウムハイドライドのガスと水
素ガスとを用いた化学的気相堆積法により、アルミニウ
ムを5000Å堆積させたところを示す。第1の実施例
と同様に保護層5のシリコン窒化膜上にはアルミニウム
は堆積せず、図7(c)で堆積されたアルミニウム上と
図7(d)で開口された部分にのみ選択的に堆積し、ソ
ース、ドレイン電極7,8が形成され、ソース電極7と
下部電極2とが接続される。このようにして、電極7,
8と保護層5との段差をなくすことができる。
Next, FIG. 7(e) shows aluminum deposited to a thickness of 5000 Å by chemical vapor deposition using alkyl aluminum hydride gas and hydrogen gas in the same manner as in the first embodiment. shows. As in the first embodiment, aluminum is not deposited on the silicon nitride film of the protective layer 5, but is selectively deposited only on the deposited aluminum in FIG. 7(c) and in the openings in FIG. 7(d). The source and drain electrodes 7 and 8 are formed, and the source electrode 7 and the lower electrode 2 are connected. In this way, the electrode 7,
8 and the protective layer 5 can be eliminated.

【0046】次に、図7(f)で、フォトリソグラフィ
工程により素子分離を行って、窒化シリコン等の第2の
保護層10を全面に3000Å形成して、図6(a)に
示した本発明による第2の実施例の半導体装置が完成さ
れる。
Next, in FIG. 7(f), element isolation is performed by a photolithography process, and a second protective layer 10 of silicon nitride or the like is formed to a thickness of 3000 Å over the entire surface, and the book shown in FIG. 6(a) is formed. A semiconductor device according to a second embodiment of the invention is completed.

【0047】今後、配線幅が微細になり、さらにコンタ
クト抵抗の低減等が要求される場合、図12に示された
ような金属膜形成装置を用いることにより、CVD反応
室(第1の成膜室)112において、選択堆積性のアル
ミニウムを堆積した後、スパッタ室(第2の成膜室)1
14により非選択堆積性アルミニウムを1000Å程度
全面に堆積して、フォトリソグラフィ工程により微細な
パターンを形成する方法も追加できる。図6(b)に本
発明の第2の実施例の更なる応用例として、そのように
して形成された断面図を示す。
In the future, when wiring width becomes finer and further reduction in contact resistance is required, by using a metal film forming apparatus as shown in FIG. After selectively depositing aluminum in the sputtering chamber (second film forming chamber) 112,
It is also possible to add a method in which non-selectively deposited aluminum is deposited on the entire surface to a thickness of about 1000 Å using No. 14, and a fine pattern is formed by a photolithography process. FIG. 6(b) shows a sectional view formed in this manner as a further application example of the second embodiment of the present invention.

【0048】本発明の実施例の薄膜半導体装置をファク
シミリ等の画像読み取り装置に応用した場合の断面図を
図8に示す。光源72からの入射光は原稿69で反射し
て、図2および図7等の工程で作成された薄膜トランジ
スタ型光センサにより光電変換され、同一工程で作成さ
れた電荷蓄積コンデンサにより、発生した電荷を蓄積さ
れる。さらに、同一工程で作成された薄膜トランジスタ
によりこれらの電荷の転送、リセットが行われる。図9
は図4のような従来の製造方法で作成された薄膜半導体
装置によって形成された密着型画像読み取り装置の断面
図を示す。従来方法で作成された図9の装置では、本発
明による図8の装置に比べて、上部電極と保護層との段
差が大きいため、電極配線の膜厚が厚くなり、配線保護
膜が2層構成となっている。尚、これらの図において、
70は対摩耗層であり、71は接着層である。
FIG. 8 shows a cross-sectional view of a thin film semiconductor device according to an embodiment of the present invention applied to an image reading device such as a facsimile machine. Incident light from the light source 72 is reflected by the original 69 and is photoelectrically converted by the thin film transistor photosensor created in the process shown in FIGS. Accumulated. Furthermore, these charges are transferred and reset by thin film transistors manufactured in the same process. Figure 9
4 shows a cross-sectional view of a contact type image reading device formed from a thin film semiconductor device manufactured by a conventional manufacturing method as shown in FIG. In the device shown in FIG. 9 produced by the conventional method, the difference in level between the upper electrode and the protective layer is larger than in the device shown in FIG. The structure is as follows. In addition, in these figures,
70 is an anti-wear layer, and 71 is an adhesive layer.

【0049】図10に本発明の薄膜トランジスタ型光セ
ンサ及び薄膜トランジスタで構成した完全コンタクト型
センサの回路の平面図の一例を示す。同図において、2
0はマトリクスに形成されたゲート駆動配線部、21は
本発明による薄膜トランジスタ型光センサを用いた光セ
ンサ部、22は電荷蓄積部、23は本発明による薄膜ト
ランジスタを用いた転送用スイッチ、24は電荷蓄積部
22の電荷をリセットする本発明による薄膜トランジス
タを用いた放電用スイッチ、25は転送用スイッチの信
号出力を信号処理ICに接続する引き出し線、26は光
入射窓である。本実施例では光センサ部21、転送用ス
イッチ23及び放電用スイッチ24を構成する光導電性
半導体層としてa−Si:H膜が用いられ、絶縁層とし
てプラズマCVDによる窒化シリコン膜が用いられてい
る。
FIG. 10 shows an example of a plan view of a circuit of a thin film transistor type optical sensor of the present invention and a complete contact type sensor constructed of thin film transistors. In the same figure, 2
0 is a gate drive wiring section formed in a matrix, 21 is a photosensor section using a thin film transistor type photosensor according to the present invention, 22 is a charge storage section, 23 is a transfer switch using a thin film transistor according to the present invention, and 24 is a charge transfer switch. A discharge switch using a thin film transistor according to the present invention resets the charge in the storage section 22, 25 is a lead line connecting the signal output of the transfer switch to a signal processing IC, and 26 is a light incidence window. In this embodiment, an a-Si:H film is used as the photoconductive semiconductor layer constituting the optical sensor section 21, the transfer switch 23, and the discharge switch 24, and a silicon nitride film produced by plasma CVD is used as the insulating layer. There is.

【0050】尚、図10においては、煩雑さを避けるた
めに、上下2層の電極配線のみ示し、上記光導電性半導
体層及び絶縁層は図示していない。さらに上層電極配線
と半導体層との界面にはn+ 層が形成され、オーミッ
ク接合が取られている。
In FIG. 10, in order to avoid complexity, only the upper and lower two layers of electrode wiring are shown, and the photoconductive semiconductor layer and the insulating layer are not shown. Further, an n+ layer is formed at the interface between the upper layer electrode wiring and the semiconductor layer to form an ohmic contact.

【0051】図11に本発明の薄膜トランジスタ型光セ
ンサ及び薄膜トランジスタで構成した完全コンタクト型
センサの回路の等価回路を示す。同図において、Si,
1 ,Si,2 ,Si,3 ・・・・・Si,N は
、図10の光センサ部21を構成している光センサであ
り、iはブロックの番号、1〜Nはブロック内のビット
番号である(以下Si,n と記す)。また同図におい
て、Ci,n は電荷蓄積部22のコンデンサで、光セ
ンサSi,n に対応してそれぞれの光電流を蓄積する
。また、蓄積コンデンサCi,n の電荷を負荷コンデ
ンサCXn に転送するための転送用スイッチ23のト
ランジスタSTi,n、電荷をリセットする放電用スイ
ッチ24のトランジスタSRi,n も同様に対応して
いる。
FIG. 11 shows an equivalent circuit of the thin film transistor type optical sensor of the present invention and the circuit of a complete contact type sensor constructed from thin film transistors. In the figure, Si,
1, Si, 2, Si, 3...Si,N are optical sensors that constitute the optical sensor section 21 in FIG. 10, i is the block number, and 1 to N are the bits in the block. number (hereinafter referred to as Si,n). In the same figure, Ci,n is a capacitor of the charge storage section 22, which stores photocurrents corresponding to the optical sensors Si,n. Further, the transistor STi,n of the transfer switch 23 for transferring the charge of the storage capacitor Ci,n to the load capacitor CXn and the transistor SRi,n of the discharging switch 24 for resetting the charge correspond similarly.

【0052】これらの、光センサSi,n 、蓄積コン
デンサCi,n 、転送用スイッチトランジスタSTi
,n 、および放電用スイッチトランジスタSRi,n
 は、それぞれ一列にアレイ状に配置され、N個で1ブ
ロックを構成し、全体としてM個のブロックに分けられ
ている。たとえば、センサが1728個で構成されてい
るとすれば、N=32,M=54とすることができる。 アレイ状に設けられた転送用スイッチSTi,n 、放
電用スイッチSRi,n のゲート電極は、ゲート配線
部に接続される。転送用スイッチSTi,n のゲート
電極は1番目のブロック内で共通に接続され、放電用ス
イッチSRi,n のゲート電極は次の順位のブロック
の転送用スイッチのゲート電極に接続される。
These optical sensor Si,n, storage capacitor Ci,n, transfer switch transistor STi
,n, and the discharge switch transistor SRi,n
are arranged in an array in a line, N pieces constitute one block, and the whole is divided into M blocks. For example, if the number of sensors is 1728, N=32 and M=54. The gate electrodes of the transfer switches STi,n and discharge switches SRi,n provided in an array are connected to the gate wiring section. The gate electrodes of the transfer switches STi,n are commonly connected in the first block, and the gate electrodes of the discharge switches SRi,n are connected to the gate electrodes of the transfer switches in the next block.

【0053】マトリクス配線部20の共通線(ゲート駆
動線G1 ,G2 ,G3 ・・・・・GM )はゲー
ト駆動部246によりドライブされる。一方信号出力は
、マトリクス構成になっている引き出し線25(信号出
力線D1 ,D2 ,D3 ・・・・・DN)を介して
信号処理部247に接続される。また、光センサSi,
n のゲート電極は駆動部250に接続されて、負のバ
イアスが加えられる。
The common lines (gate drive lines G1, G2, G3, . . . GM) of the matrix wiring section 20 are driven by a gate drive section 246. On the other hand, the signal outputs are connected to the signal processing section 247 via lead lines 25 (signal output lines D1, D2, D3, . . . DN) having a matrix configuration. In addition, the optical sensor Si,
The gate electrode of n is connected to the driving unit 250 and a negative bias is applied thereto.

【0054】かかる構成において、ゲート駆動線G1 
,G2 ,G3 ・・・・・GM にはゲート駆動部2
46から順次選択パルス(VG1 ,VG2 ,VG3
 ・・・・・VGM)が供給される。まず、ゲート駆動
線G1 が選択されると、転送用スイッチST1,1 
〜ST1,N がON状態となり、蓄積コンデンサC1
,1 〜C1,N に蓄積された電荷が負荷コンデンサ
CX1 〜CXN に転送される。
In this configuration, the gate drive line G1
, G2, G3...GM has a gate drive section 2.
Sequential selection pulses (VG1, VG2, VG3
...VGM) is supplied. First, when the gate drive line G1 is selected, the transfer switch ST1,1
~ST1,N becomes ON state, storage capacitor C1
, 1 to C1,N are transferred to the load capacitors CX1 to CXN.

【0055】次に、ゲート駆動線G2 が選択されると
、転送用スイッチST2,1 〜ST2,NがON状態
となり、蓄積コンデンサC2,1 〜C2,N に蓄積
された電荷が負荷コンデンサCX1 〜CXN に転送
され、同時に放電用スイッチSR1,1 〜SR1,N
 より蓄積コンデンサC1,1 〜C1,N の電荷が
リセットされる。以下同様にして、ゲート駆動線G3 
,G4 ,G5 ・・・・・GM についても選択され
て、読み取り動作が行われる。これらの動作は各ブロッ
クごとに行われ、各ブロックの信号出力VX1 ,VX
2 ,VX3 ・・・・・VXN は信号処理部247
の入力D1 ,D2,D3 ・・・・・DN に送られ
、シリアル信号に変換されて出力される。
Next, when the gate drive line G2 is selected, the transfer switches ST2,1 to ST2,N are turned on, and the charges accumulated in the storage capacitors C2,1 to C2,N are transferred to the load capacitors CX1 to CX1. CXN, and at the same time discharge switches SR1,1 to SR1,N
As a result, the charges in the storage capacitors C1,1 to C1,N are reset. Similarly, the gate drive line G3
, G4, G5, . . . GM are also selected and read operations are performed. These operations are performed for each block, and the signal outputs VX1, VX of each block
2, VX3...VXN is the signal processing section 247
The signals are sent to the inputs D1, D2, D3, . . . DN, and are converted into serial signals and output.

【0056】本発明の薄膜半導体装置の応用例として、
ここでは図8に示すように光センサの上部に耐摩耗層7
0を形成してセンサの裏面から光源72により照明し、
原稿69を読み取るレンズレスの完全密着型画像読み取
り装置についてのみ述べたが、さらに、等倍結像レンズ
(たとえば、日本板硝子社製のセルフォックレンズなど
)を用いた密着型画像読み取り装置にも応用できる。 あるいは、密着型画像読み取り装置だけではなく、アク
ティブマトリクス型液晶ディスプレーにも応用できるこ
とはいうまでもない。
As an application example of the thin film semiconductor device of the present invention,
Here, as shown in FIG. 8, a wear-resistant layer 7 is placed on the top of the optical sensor.
0 and illuminated by a light source 72 from the back side of the sensor,
Although we have only described a lensless fully contact type image reading device that reads the original 69, it can also be applied to a contact type image reading device using a 1-magnification imaging lens (for example, a SELFOC lens manufactured by Nippon Sheet Glass Co., Ltd.). can. It goes without saying that the present invention can be applied not only to contact type image reading devices but also to active matrix type liquid crystal displays.

【0057】[0057]

【発明の効果】本発明は、薄膜トランジスタ及び薄膜ト
ランジスタ型光センサ等の薄膜半導体装置のソース、ド
レイン等の上部金属電極の形成工程において、保護膜の
開口部に選択的にアルミニウム等の金属電極を堆積する
ことで、保護膜と配線電極により生じていた段差がなく
なり、配線電極の膜厚を薄くできた。さらに従来平坦化
に用いられていたポリイミド樹脂被覆を不要なものとし
て、配線保護膜の工程を大幅に簡易化させることができ
た。これにより、製造コストが下がり、製造歩留りが向
上した。
Effects of the Invention The present invention provides a method for selectively depositing metal electrodes such as aluminum in openings of a protective film in the process of forming upper metal electrodes such as sources and drains of thin film semiconductor devices such as thin film transistors and thin film transistor photosensors. By doing so, the difference in level between the protective film and the wiring electrode was eliminated, and the thickness of the wiring electrode could be reduced. Furthermore, the polyimide resin coating conventionally used for planarization is no longer necessary, and the process for forming the wiring protection film can be greatly simplified. This lowered manufacturing costs and improved manufacturing yields.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の第1の実施例による薄膜トランジスタ
の断面図。
FIG. 1 is a cross-sectional view of a thin film transistor according to a first embodiment of the present invention.

【図2】本発明の第1の実施例による薄膜トランジスタ
の製造方法を示す工程図。
FIG. 2 is a process diagram showing a method for manufacturing a thin film transistor according to a first embodiment of the present invention.

【図3】従来の薄膜トランジスタの断面図。FIG. 3 is a cross-sectional view of a conventional thin film transistor.

【図4】従来の薄膜トランジスタの製造方法を示す工程
図。
FIG. 4 is a process diagram showing a conventional thin film transistor manufacturing method.

【図5】高温高湿放置時間に対する配線の腐食発生率を
表す図。
FIG. 5 is a diagram showing the corrosion incidence rate of wiring with respect to the exposure time at high temperature and high humidity.

【図6】本発明の第2の実施例による薄膜半導体装置の
断面図。
FIG. 6 is a sectional view of a thin film semiconductor device according to a second embodiment of the present invention.

【図7】本発明の第2の実施例による薄膜半導体装置の
製造方法を示す工程図。
FIG. 7 is a process diagram showing a method for manufacturing a thin film semiconductor device according to a second embodiment of the present invention.

【図8】本発明の製造方法による薄膜半導体装置を用い
た密着型画像読み取り装置の断面図。
FIG. 8 is a cross-sectional view of a contact type image reading device using a thin film semiconductor device manufactured by the manufacturing method of the present invention.

【図9】従来の製造方法による薄膜半導体装置を用いた
密着型画像読み取り装置の断面図。
FIG. 9 is a cross-sectional view of a contact type image reading device using a thin film semiconductor device manufactured by a conventional manufacturing method.

【図10】本発明による薄膜半導体装置を用いた密着型
画像読み取り装置の平面図。
FIG. 10 is a plan view of a contact type image reading device using a thin film semiconductor device according to the present invention.

【図11】本発明による薄膜半導体装置を用いた密着型
読み取り装置の等価回路図。
FIG. 11 is an equivalent circuit diagram of a contact type reader using a thin film semiconductor device according to the present invention.

【図12】本発明による薄膜半導体装置の作成に使用さ
れる金属膜形成装置の模式図。
FIG. 12 is a schematic diagram of a metal film forming apparatus used to create a thin film semiconductor device according to the present invention.

【符号の説明】[Explanation of symbols]

1,31    ガラス基板 2,32    ゲート電極 3,33    ゲート絶縁膜(シリコン窒化膜)4,
34    半導体膜(アモルファスシリコン膜)5,
35    第1の保護層(シリコン窒化膜)6,36
    n+ 層(オーミックコンタクト層)7,37
    ソース電極層(上部電極層)8,38    
ドレイン電極層(上部電極層)39    平坦化保護
膜(ポリイミド樹脂膜)10,40    配線保護層
(シリコン窒化膜)69    原稿 70    耐摩耗層 71    接着層 72    光源 20    マトリクス形成されたゲート配線部21 
   光センサ部 22    電荷蓄積部 23    転送用スイッチ 24    放電用スイッチ 25    信号出力の引き出し線 26    光入射窓 246    ゲート駆動部 247    信号処理部 250    センサゲート駆動部 Si,n     光センサ Ci,n     蓄積コンデンサ CXn     負荷コンデンサ STi,n     転送用スイッチングトランジスタ
SRi,n     リセット用スイッチングトランジ
スタ110    ゲートバルブ 111,115    ロードロック室112    
CVD反応室 113    RFエッチング室 114    スパッタリング室 116a,116b,116c,116d,116e 
   排気系 117    抵抗加熱体 118    CVD用基体ホルダ 119    CVD用ガス導入ライン120    
RFエッチング用基体ホルダ121    RFエッチ
ング用電極 122    RFエッチング用Ar供給ライン123
    スパッタリング用基体ホルダ124    ス
パッタリング用ターゲット電極124a    スパッ
タリング用ターゲット材125    スパッタリング
用Ar供給ライン130    ランプ 131    ツメ
1, 31 Glass substrate 2, 32 Gate electrode 3, 33 Gate insulating film (silicon nitride film) 4,
34 Semiconductor film (amorphous silicon film) 5,
35 First protective layer (silicon nitride film) 6, 36
n+ layer (ohmic contact layer) 7, 37
Source electrode layer (upper electrode layer) 8, 38
Drain electrode layer (upper electrode layer) 39 Flattening protective film (polyimide resin film) 10, 40 Wiring protective layer (silicon nitride film) 69 Original 70 Wear-resistant layer 71 Adhesive layer 72 Light source 20 Gate wiring section 21 formed in matrix
Optical sensor section 22 Charge storage section 23 Transfer switch 24 Discharge switch 25 Signal output lead line 26 Light incidence window 246 Gate drive section 247 Signal processing section 250 Sensor gate drive section Si,n Photosensor Ci,n Storage capacitor CXn Load Capacitor STi,n Transfer switching transistor SRi,n Reset switching transistor 110 Gate valve 111, 115 Load lock chamber 112
CVD reaction chamber 113 RF etching chamber 114 Sputtering chamber 116a, 116b, 116c, 116d, 116e
Exhaust system 117 Resistance heating element 118 CVD substrate holder 119 CVD gas introduction line 120
RF etching substrate holder 121 RF etching electrode 122 RF etching Ar supply line 123
Sputtering substrate holder 124 Sputtering target electrode 124a Sputtering target material 125 Sputtering Ar supply line 130 Lamp 131 Claw

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】  絶縁基板上に金属ゲート電極及びゲー
ト絶縁膜が形成されており、該ゲート絶縁膜上に半導体
層及び絶縁性保護膜が積層されており、該絶縁性保護膜
に形成されている開口部を通じて前記半導体層上にオー
ミックコンタクト層を介して1対の金属電極が形成され
ている薄膜半導体装置を製造する方法において、前記絶
縁性保護膜の開口部に選択的に金属電極を形成する工程
を含むことを特徴とする薄膜半導体装置の製造方法。
Claim 1: A metal gate electrode and a gate insulating film are formed on an insulating substrate, a semiconductor layer and an insulating protective film are laminated on the gate insulating film, and a metal gate electrode and a gate insulating film are formed on the insulating protective film. In the method for manufacturing a thin film semiconductor device in which a pair of metal electrodes are formed on the semiconductor layer via an ohmic contact layer through an opening in the insulating protective film, a metal electrode is selectively formed in the opening in the insulating protective film. A method for manufacturing a thin film semiconductor device, the method comprising the step of:
【請求項2】  前記金属電極を形成する工程がアルキ
ルアルミニウムハイドライドガスと水素ガスとを用いた
化学的気相堆積法によりアルミニウムを選択的に形成す
ることからなる、請求項1に記載の薄膜半導体装置の製
造方法。
2. The thin film semiconductor according to claim 1, wherein the step of forming the metal electrode comprises selectively forming aluminum by a chemical vapor deposition method using an alkyl aluminum hydride gas and hydrogen gas. Method of manufacturing the device.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US6338990B1 (en) * 1992-08-07 2002-01-15 Fujitsu Limited Method for fabricating thin-film transistor
JP2004221562A (en) * 2002-12-26 2004-08-05 Konica Minolta Holdings Inc Process for fabricating organic thin film transistor element, organic thin film transistor element fabricated by that process, and organic thin film transistor element sheet
EP1691340A1 (en) * 2003-11-28 2006-08-16 OHMI, Tadahiro Thin film transistor integrated circuit device, active matrix display device, and manufacturing method of the same

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