JPH04353939A - マルチプロセッサのトレース方式 - Google Patents
マルチプロセッサのトレース方式Info
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- JPH04353939A JPH04353939A JP3129087A JP12908791A JPH04353939A JP H04353939 A JPH04353939 A JP H04353939A JP 3129087 A JP3129087 A JP 3129087A JP 12908791 A JP12908791 A JP 12908791A JP H04353939 A JPH04353939 A JP H04353939A
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- Japan
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- processor
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- simulation
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- Pending
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- 238000012360 testing method Methods 0.000 claims description 8
- 230000002123 temporal effect Effects 0.000 claims description 6
- 238000004088 simulation Methods 0.000 abstract description 24
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサから
構成される計算機システムを、他の計算機システム上に
仮想的に構成し、動作をシミュレートする試験に係り、
特にトレース情報から複数のプロセッサ動作の相互のタ
イミングを試験する方式に関する。
構成される計算機システムを、他の計算機システム上に
仮想的に構成し、動作をシミュレートする試験に係り、
特にトレース情報から複数のプロセッサ動作の相互のタ
イミングを試験する方式に関する。
【０００２】
【従来の技術】従来、複数のプロセッサと、その各々に
対応した複数のトレース手段を具備し、トレース情報の
時間的整合性をとる方式としては、特開平１−１０２６
５４号公報に記載のように、複数のトレース手段に共通
の基準クロックを設けて、それぞれのトレース手段が基
準クロックの情報も併せて記憶するものがある。
対応した複数のトレース手段を具備し、トレース情報の
時間的整合性をとる方式としては、特開平１−１０２６
５４号公報に記載のように、複数のトレース手段に共通
の基準クロックを設けて、それぞれのトレース手段が基
準クロックの情報も併せて記憶するものがある。
【０００３】
【発明が解決しようとする課題】上述した従来のトレー
ス方式では、１つの基準クロックに基づいて、複数のプ
ロセッサ及び複数のトレース手段が動作していることを
必要とする。この方式に基づいてマルチプロセッサ構成
を模擬したシミュレーション装置を実現させるには、各
プロセッサの模擬手段及びトレース手段を、常に１つの
クロックに同期させて動作させる必要がある。
ス方式では、１つの基準クロックに基づいて、複数のプ
ロセッサ及び複数のトレース手段が動作していることを
必要とする。この方式に基づいてマルチプロセッサ構成
を模擬したシミュレーション装置を実現させるには、各
プロセッサの模擬手段及びトレース手段を、常に１つの
クロックに同期させて動作させる必要がある。
【０００４】しかし、マルチプロセッサ構成を模擬する
シミュレーションの方式としては、各プロセッサの模擬
を１つのクロックに同期させて実行することが困難な場
合がある。この１例としては、タイムシェアリングシス
テムにおいて、１つのプロセッサの模擬を実行するタス
クを複数同時に実行させ、プロセッサ間の入出力動作を
、対応するタスク間通信で模擬するものがあり、この方
式では、タスク切り換え等に要するオーバヘッドのため
、同期したプロセッサの模擬が困難である。さらに２例
目としては、１つのプロセッサの模擬を実行する計算機
を複数台設けて、プロセッサ間の入出力動作を、計算機
間の通信あるいはファイル共用で模擬するものがあり、
この方式では、異なるクロックで動作する計算機を同期
させなければならないという実現上困難な問題がある。
シミュレーションの方式としては、各プロセッサの模擬
を１つのクロックに同期させて実行することが困難な場
合がある。この１例としては、タイムシェアリングシス
テムにおいて、１つのプロセッサの模擬を実行するタス
クを複数同時に実行させ、プロセッサ間の入出力動作を
、対応するタスク間通信で模擬するものがあり、この方
式では、タスク切り換え等に要するオーバヘッドのため
、同期したプロセッサの模擬が困難である。さらに２例
目としては、１つのプロセッサの模擬を実行する計算機
を複数台設けて、プロセッサ間の入出力動作を、計算機
間の通信あるいはファイル共用で模擬するものがあり、
この方式では、異なるクロックで動作する計算機を同期
させなければならないという実現上困難な問題がある。
【０００５】本発明の目的は、複数のプロセッサの模擬
を、１つのクロックに同期させることなく実行し、かつ
、この模擬実行の過程において記憶蓄積されたプロセッ
サ毎のトレース情報の時間的整合性をとることにより、
複数のプロセッサ間のタイミングに関する動作試験を行
うことにある。
を、１つのクロックに同期させることなく実行し、かつ
、この模擬実行の過程において記憶蓄積されたプロセッ
サ毎のトレース情報の時間的整合性をとることにより、
複数のプロセッサ間のタイミングに関する動作試験を行
うことにある。
【０００６】
【課題を解決するための手段】上記目的は、プロセッサ
間の入出力情報を、送信側のプロセッサのトレース手段
と受信側のプロセッサのトレース手段が共に記憶し、シ
ミュレーション実行後、これらの情報に基づいてトレー
ス情報を統合編集するトレース編集手段を具備すること
により達成される。
間の入出力情報を、送信側のプロセッサのトレース手段
と受信側のプロセッサのトレース手段が共に記憶し、シ
ミュレーション実行後、これらの情報に基づいてトレー
ス情報を統合編集するトレース編集手段を具備すること
により達成される。
【０００７】
【作用】トレース手段が記憶するトレース情報には、プ
ロセッサの動作の正当性を検証するために必要な情報と
、プロセッサ間の入出力情報がある。前者は、実行した
被テストプログラムの命令、アドレス、メモリ上のデー
タや、ハードウェアの状態を表す情報等であり、必要に
応じてトレース採取の頻度等を調整してもよい。また後
者は、プロセッサ間で交信した情報であり、送信側及び
受信側で常に同じ情報を記憶する。これらのトレース情
報は、トレース発生時のクロック情報と共に、各プロセ
ッサ毎に記憶する。このクロック情報は、同じプロセッ
サで発生した、あるトレース情報と他のトレース情報と
の実行時間間隔を計るためのものであり、他のプロセッ
サのクロック情報と同期させる必要は無い。
ロセッサの動作の正当性を検証するために必要な情報と
、プロセッサ間の入出力情報がある。前者は、実行した
被テストプログラムの命令、アドレス、メモリ上のデー
タや、ハードウェアの状態を表す情報等であり、必要に
応じてトレース採取の頻度等を調整してもよい。また後
者は、プロセッサ間で交信した情報であり、送信側及び
受信側で常に同じ情報を記憶する。これらのトレース情
報は、トレース発生時のクロック情報と共に、各プロセ
ッサ毎に記憶する。このクロック情報は、同じプロセッ
サで発生した、あるトレース情報と他のトレース情報と
の実行時間間隔を計るためのものであり、他のプロセッ
サのクロック情報と同期させる必要は無い。
【０００８】トレース編集手段は、複数のプロセッサの
トレース情報を入力して、プロセッサ間の入出力情報を
照合し、一方のプロセッサが送信した情報と、他方のプ
ロセッサが受信した情報が一致した場合、そのトレース
発生時点を基準に、両者の時間を同期させる。これによ
り、双方のプロセッサのトレース情報の時間的な前後関
係や、時間差を把握できる。
トレース情報を入力して、プロセッサ間の入出力情報を
照合し、一方のプロセッサが送信した情報と、他方のプ
ロセッサが受信した情報が一致した場合、そのトレース
発生時点を基準に、両者の時間を同期させる。これによ
り、双方のプロセッサのトレース情報の時間的な前後関
係や、時間差を把握できる。
【０００９】また、同一もしくは類似の入出力情報が２
回以上送受される場合は、この入出力情報に乱数等を付
加したものをトレース情報として記憶させることにより
、トレース編集手段における前記の入出力情報の照合を
容易に行なうことができる。
回以上送受される場合は、この入出力情報に乱数等を付
加したものをトレース情報として記憶させることにより
、トレース編集手段における前記の入出力情報の照合を
容易に行なうことができる。
【００１０】
【実施例】以下、本発明の一実施例を図１乃至図３によ
り説明する。図１はその構成を示すもので、２つのプロ
セッサＡ及びプロセッサＢの実行模擬を行なうシミュレ
ーション装置である。１はプロセッサＡの模擬部、１１
はプロセッサＢの模擬部、１０はプロセッサ間のデータ
送受を模擬する通信手段、９はプロセッサＡのトレース
情報、１９はプロセッサＢのトレース情報、２０はトレ
ース編集手段である。
り説明する。図１はその構成を示すもので、２つのプロ
セッサＡ及びプロセッサＢの実行模擬を行なうシミュレ
ーション装置である。１はプロセッサＡの模擬部、１１
はプロセッサＢの模擬部、１０はプロセッサ間のデータ
送受を模擬する通信手段、９はプロセッサＡのトレース
情報、１９はプロセッサＢのトレース情報、２０はトレ
ース編集手段である。
【００１１】プロセッサＡの被試験プログラム５は、命
令実行模擬部４にロードされ、順次実行される。命令実
行模擬部４は、プロセッサＢへのデータ転送状態を検出
すると、送信部７よりプロセッサＢの受信部１６へデー
タを転送する。この際、乱数発生部８により発生した乱
数データも、受信部１６へ送られる。前述の転送データ
及び乱数データは、プロセッサＡのトレース手段２によ
りトレース情報９として記憶されると共に、プロセッサ
Ｂのトレース手段１２によりトレース情報１９にも記憶
される。また、この時点でのクロック３及びクロック１
３も記憶される。プロセッサＢからプロセッサＡにデー
タを送る場合も同様である。
令実行模擬部４にロードされ、順次実行される。命令実
行模擬部４は、プロセッサＢへのデータ転送状態を検出
すると、送信部７よりプロセッサＢの受信部１６へデー
タを転送する。この際、乱数発生部８により発生した乱
数データも、受信部１６へ送られる。前述の転送データ
及び乱数データは、プロセッサＡのトレース手段２によ
りトレース情報９として記憶されると共に、プロセッサ
Ｂのトレース手段１２によりトレース情報１９にも記憶
される。また、この時点でのクロック３及びクロック１
３も記憶される。プロセッサＢからプロセッサＡにデー
タを送る場合も同様である。
【００１２】トレース情報９及び１９には、上述の転送
データ及び乱数データの他、命令実行模擬部４及び１４
の内部データ、すなわち、プログラムの命令、アドレス
、メモリ上のデータや、ハードウェアの状態を表すデー
タが、クロックの情報と共に記憶・蓄積される。
データ及び乱数データの他、命令実行模擬部４及び１４
の内部データ、すなわち、プログラムの命令、アドレス
、メモリ上のデータや、ハードウェアの状態を表すデー
タが、クロックの情報と共に記憶・蓄積される。
【００１３】図２は、シミュレーション実行後の、トレ
ース情報９及び１９のに記憶された、内部データ及び送
受信データの変化を、横軸を時間として表した例であり
、３０はプロセッサＡの内部データＸの変化ポイント、
３１は送信データ、３２は３１を受信した受信データ、
３３はプロセッサＢの内部データの変化ポイントを表わ
す。
ース情報９及び１９のに記憶された、内部データ及び送
受信データの変化を、横軸を時間として表した例であり
、３０はプロセッサＡの内部データＸの変化ポイント、
３１は送信データ、３２は３１を受信した受信データ、
３３はプロセッサＢの内部データの変化ポイントを表わ
す。
【００１４】通常の場合、送信データ３１と受信データ
３２の発生時刻は等しくならない。
３２の発生時刻は等しくならない。
【００１５】この原因として、クロック３とクロック１
３が非同期であり、また、通信手段１０などの処理時間
が、ハードウェア動作に比べて、遅いこと、等が挙げら
れる。
３が非同期であり、また、通信手段１０などの処理時間
が、ハードウェア動作に比べて、遅いこと、等が挙げら
れる。
【００１６】図３は、トレース編集手段２０により補正
された、内部データ及び送受信データを表す。トレース
編集手段は、送信データ３１と受信データ３２、及びこ
れに付加された乱数データが等しいことを判別して、受
信データの変化時刻を変化ポイント３６に補正する。こ
の際、送信データの変化ポイント３１と受信データの変
化ポイント３６の時間差３８を、模擬対象のハードウェ
アのデータ転送遅延時間に合わせる。これに従って、プ
ロセッサＢの内部データＹの変化ポイント３３も、変化
ポイント３７に補正される。この結果、内部データＸの
変化ポイント３０と内部データＹの変化ポイント３７の
、ほぼ正確な時間差３９を知ることができる。トレース
編集手段２０の処理結果は、表示手段２１により表示さ
れる。
された、内部データ及び送受信データを表す。トレース
編集手段は、送信データ３１と受信データ３２、及びこ
れに付加された乱数データが等しいことを判別して、受
信データの変化時刻を変化ポイント３６に補正する。こ
の際、送信データの変化ポイント３１と受信データの変
化ポイント３６の時間差３８を、模擬対象のハードウェ
アのデータ転送遅延時間に合わせる。これに従って、プ
ロセッサＢの内部データＹの変化ポイント３３も、変化
ポイント３７に補正される。この結果、内部データＸの
変化ポイント３０と内部データＹの変化ポイント３７の
、ほぼ正確な時間差３９を知ることができる。トレース
編集手段２０の処理結果は、表示手段２１により表示さ
れる。
【００１７】以上の様に、本実施例によれば、非同期に
記憶された複数のトレース情報の同期をとり、被試験計
算機システムの内部状態の時間変化を正確に把握するこ
とができる。
記憶された複数のトレース情報の同期をとり、被試験計
算機システムの内部状態の時間変化を正確に把握するこ
とができる。
【００１８】
【発明の効果】本発明によれば、マルチプロセッサ構成
の計算機システムのシミュレーションにおいて、各プロ
セッサ毎に非同期に出力されるトレース情報を統合編集
して、トレース情報全体の時間的整合性をとることがで
きるので、複数のプロセッサ動作のタイミングに関する
試験が容易にできるという効果がある。
の計算機システムのシミュレーションにおいて、各プロ
セッサ毎に非同期に出力されるトレース情報を統合編集
して、トレース情報全体の時間的整合性をとることがで
きるので、複数のプロセッサ動作のタイミングに関する
試験が容易にできるという効果がある。
【００１９】また、本発明に係るシミュレーション装置
は、各プロセッサの動作模擬の正確な同期を取る必要が
無いため、プロセッサの動作模擬の独立性が高く、数多
くのプロセッサから構成されるマルチプロセッサシステ
ムの模擬が容易となる。
は、各プロセッサの動作模擬の正確な同期を取る必要が
無いため、プロセッサの動作模擬の独立性が高く、数多
くのプロセッサから構成されるマルチプロセッサシステ
ムの模擬が容易となる。
【図１】本発明の一実施例を適用したシミュレータ装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】一実施例に係るトレース情報の補正処理前を示
すタイムチャートである。
すタイムチャートである。
【図３】一実施例に係るトレース情報の補正処理後を示
すタイムチャートである。
すタイムチャートである。
１…プロセッサＡの模擬部、
９…プロセッサＡのトレース情報、
１０…プロセッサ模擬部間の通信手段、１１…プロセッ
サＢの模擬部、 １９…プロセッサＢのトレース情報、 ２０…トレース編集手段、 ２１…トレース情報の表示手段。
サＢの模擬部、 １９…プロセッサＢのトレース情報、 ２０…トレース編集手段、 ２１…トレース情報の表示手段。
Claims (1)
- 【請求項１】マルチプロセッサ構成の計算機システムの
試験に用いられるシミュレータ装置において、第１のプ
ロセッサの動作を模擬する手段と、第１のプロセッサの
動作の正当性を検証するために必要な実行中の情報及び
第２のプロセッサとの間で行なわれた入出力情報を記憶
するトレース手段と、第２のプロセッサの動作を模擬す
る手段と、第２のプロセッサの動作の正当性を検証する
ために必要な実行中の情報及び第１のプロセッサとの間
で行なわれた入出力情報を記憶するトレース手段と、前
記の第１のプロセッサのトレース情報と第２のプロセッ
サのトレース情報を入力して統合編集するトレース編集
手段を具備し、前記の統合編集する手段において、第１
のプロセッサと第２のプロセッサとの間で行なわれた入
出力情報の記憶に基づいて、第１のプロセッサの実行模
擬と第２のプロセッサの実行模擬の時間的整合性を取る
ことを特徴とする、マルチプロセッサのトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129087A JPH04353939A (ja) | 1991-05-31 | 1991-05-31 | マルチプロセッサのトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129087A JPH04353939A (ja) | 1991-05-31 | 1991-05-31 | マルチプロセッサのトレース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04353939A true JPH04353939A (ja) | 1992-12-08 |
Family
ID=15000758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129087A Pending JPH04353939A (ja) | 1991-05-31 | 1991-05-31 | マルチプロセッサのトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04353939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171498A (ja) * | 1994-12-16 | 1996-07-02 | Nec Corp | マルチコンピュータデバッガ方式及びそれを適用したマルチコンピュータシステム |
| US8464089B2 (en) | 2009-06-10 | 2013-06-11 | Panasonic Corporation | Tracing apparatus and tracing system |
-
1991
- 1991-05-31 JP JP3129087A patent/JPH04353939A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171498A (ja) * | 1994-12-16 | 1996-07-02 | Nec Corp | マルチコンピュータデバッガ方式及びそれを適用したマルチコンピュータシステム |
| US8464089B2 (en) | 2009-06-10 | 2013-06-11 | Panasonic Corporation | Tracing apparatus and tracing system |
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