JP3128195B2 - 半導体集積回路の論理シミュレーション結果表示方法及び装置 - Google Patents
半導体集積回路の論理シミュレーション結果表示方法及び装置Info
- Publication number
- JP3128195B2 JP3128195B2 JP32533295A JP32533295A JP3128195B2 JP 3128195 B2 JP3128195 B2 JP 3128195B2 JP 32533295 A JP32533295 A JP 32533295A JP 32533295 A JP32533295 A JP 32533295A JP 3128195 B2 JP3128195 B2 JP 3128195B2
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- net
- interconnect delay
- path
- interconnect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/30—Computing systems specially adapted for manufacturing
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
論理シミュレーションを行うための論理シミュレーショ
ン装置における論理シミュレーション結果の表示方法及
び該表示方法が採用された論理シミュレーション装置に
係り、特に、ネットが複数のパスに分岐している場合に
おいても、各パス毎のインターコネクトディレイ分の遅
延を反映した波形表示を行うことができる半導体集積回
路の論理シミュレーション結果表示方法及び論理シミュ
レーション装置に関する。
論理シミュレーションを行うための論理シミュレーショ
ン装置における論理シミュレーション結果の表示方法及
び該表示方法が採用された論理シミュレーション装置に
係り、特に、ネットが複数のパスに分岐している場合に
おいても、各パス毎のインターコネクトディレイ分の遅
延を反映した波形表示を行うことができる半導体集積回
路の論理シミュレーション結果表示方法及び論理シミュ
レーション装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩ等の半導体集積回路の論理
シミュレーション装置においては、図１に示す如く、１
つのネット（図１ではネットＡ、ネットＢ、ネットＣの
３つのネット）に対して図２に示す如く、１つの情報し
か持つことができない。即ち、複数のパスＢ１、Ｂ２、
Ｂ３、Ｂ４を持つネットＢにおいて、各パスＢ１、Ｂ
２、Ｂ３、Ｂ４のインターコネクトディレイ（ＩＣＤ）
が、例えば、それぞれある任意時間の倍数として「２、
５、３、１」である場合にも、イベント情報として記録
される図２のような波形にはこれを反映できず、ネット
Ｂに、図３に示す如く、その入力側の点Ａから点Ｙに至
るパスに含まれるセルＢＦの遅延として「４」が反映さ
れ、又、ネットＢ中のパスＢ１につながるセルＦＤ１に
つながるネットＣのＩＣＤ情報としては、図３に示す如
く、セルＦＤ１の遅延分として、例えば「３」が記憶さ
れるだけであった。従って、波形表示に際しても、１つ
のネットに対して１つの情報しか表示できず、インター
コネクトディレイが無い場合には問題がないものの、イ
ンターコネクトディレイが有る場合には、図４に示す如
く、インターコネクトディレイを含むネットＢに対し
て、その出力側のネットＣの波形Ｑに、追加ディレイ分
として考慮されているだけであった。
シミュレーション装置においては、図１に示す如く、１
つのネット（図１ではネットＡ、ネットＢ、ネットＣの
３つのネット）に対して図２に示す如く、１つの情報し
か持つことができない。即ち、複数のパスＢ１、Ｂ２、
Ｂ３、Ｂ４を持つネットＢにおいて、各パスＢ１、Ｂ
２、Ｂ３、Ｂ４のインターコネクトディレイ（ＩＣＤ）
が、例えば、それぞれある任意時間の倍数として「２、
５、３、１」である場合にも、イベント情報として記録
される図２のような波形にはこれを反映できず、ネット
Ｂに、図３に示す如く、その入力側の点Ａから点Ｙに至
るパスに含まれるセルＢＦの遅延として「４」が反映さ
れ、又、ネットＢ中のパスＢ１につながるセルＦＤ１に
つながるネットＣのＩＣＤ情報としては、図３に示す如
く、セルＦＤ１の遅延分として、例えば「３」が記憶さ
れるだけであった。従って、波形表示に際しても、１つ
のネットに対して１つの情報しか表示できず、インター
コネクトディレイが無い場合には問題がないものの、イ
ンターコネクトディレイが有る場合には、図４に示す如
く、インターコネクトディレイを含むネットＢに対し
て、その出力側のネットＣの波形Ｑに、追加ディレイ分
として考慮されているだけであった。
【０００３】
【発明が解決しようとする課題】従って、セットアッ
プ、ホールド等のタイミングエラーで解析を行う場合、
入側ではインターコネクトディレイが無視されているた
め、実祭の波形と表示される波形が異なり、図５に示す
如く、実際の波形ではデータＤの入力よりも、インター
コネクトディレイによりクロックＣＬＫが遅れてしま
い、セットアップタイミングエラーが発生しているのに
も拘らず、表示される波形では、クロックＣＬＫの表示
にインターコネクトディレイＩＣＤが考慮されていない
ため、正常と判断されてしまい、どこでエラーが発生し
ているかが分かり難いという問題点を有していた。この
ような問題は、特にフリップフロップやラッチの誤動作
を解析する際に問題となる。
プ、ホールド等のタイミングエラーで解析を行う場合、
入側ではインターコネクトディレイが無視されているた
め、実祭の波形と表示される波形が異なり、図５に示す
如く、実際の波形ではデータＤの入力よりも、インター
コネクトディレイによりクロックＣＬＫが遅れてしま
い、セットアップタイミングエラーが発生しているのに
も拘らず、表示される波形では、クロックＣＬＫの表示
にインターコネクトディレイＩＣＤが考慮されていない
ため、正常と判断されてしまい、どこでエラーが発生し
ているかが分かり難いという問題点を有していた。この
ような問題は、特にフリップフロップやラッチの誤動作
を解析する際に問題となる。
【０００４】本発明は、前記従来の問題点を解消するべ
くなされたもので、インターコネクトディレイを考慮し
た正確な波形を表示することができ、従って、タイミン
グエラー等の解析を容易にすることを課題とする。
くなされたもので、インターコネクトディレイを考慮し
た正確な波形を表示することができ、従って、タイミン
グエラー等の解析を容易にすることを課題とする。
【０００５】
【課題を解決するための手段】本発明は、計算機により
半導体集積回路の論理シミュレーション結果を表示する
際に、論理シミュレータを用いて、インターコネクトデ
ィレイを考慮した論理シミュレーションを行い、該論理
シミュレータより出力される、インターコネクトディレ
イ情報を含まない通常のシミュレーション結果の波形を
イベント情報記憶部で記憶し、インターコネクトディレ
イ情報記憶部で、パス毎のインターコネクトディレイ情
報を記憶し、表示したいネットにインターコネクトディ
レイが付加されている場合、そのネットをパス毎に分解
し、該パス毎に分解されたネットに対して、波形生成部
で、そのパスのインターコネクトディレイ分の遅延を加
えた波形を生成し、該波形生成部で生成した波形を波形
表示部で表示するようにして、前記課題を解決したもの
である。
半導体集積回路の論理シミュレーション結果を表示する
際に、論理シミュレータを用いて、インターコネクトデ
ィレイを考慮した論理シミュレーションを行い、該論理
シミュレータより出力される、インターコネクトディレ
イ情報を含まない通常のシミュレーション結果の波形を
イベント情報記憶部で記憶し、インターコネクトディレ
イ情報記憶部で、パス毎のインターコネクトディレイ情
報を記憶し、表示したいネットにインターコネクトディ
レイが付加されている場合、そのネットをパス毎に分解
し、該パス毎に分解されたネットに対して、波形生成部
で、そのパスのインターコネクトディレイ分の遅延を加
えた波形を生成し、該波形生成部で生成した波形を波形
表示部で表示するようにして、前記課題を解決したもの
である。
【０００６】又、半導体集積回路の論理シミュレーショ
ンを行うための論理シミュレーション装置において、イ
ンターコネクトディレイを考慮した論理シミュレーショ
ンを行う論理シミュレータと、該論理シミュレータより
出力される、インターコネクトディレイ情報を含まない
通常のシミュレーション結果の波形を記憶するイベント
情報記憶部と、パス毎のインターコネクトディレイ情報
を記憶するインターコネクトディレイ情報記憶部と、表
示したいネットにインターコネクトディレイが付加され
ている場合、そのネットをパス毎に分解し、該パス毎に
分解されたネットに対して、そのパスのインターコネク
トディレイ分の遅延を加えた波形を生成する波形生成部
と、該波形生成部で生成した波形を表示する波形表示部
とを備えることにより、同じく前記課題を解決したもの
である。
ンを行うための論理シミュレーション装置において、イ
ンターコネクトディレイを考慮した論理シミュレーショ
ンを行う論理シミュレータと、該論理シミュレータより
出力される、インターコネクトディレイ情報を含まない
通常のシミュレーション結果の波形を記憶するイベント
情報記憶部と、パス毎のインターコネクトディレイ情報
を記憶するインターコネクトディレイ情報記憶部と、表
示したいネットにインターコネクトディレイが付加され
ている場合、そのネットをパス毎に分解し、該パス毎に
分解されたネットに対して、そのパスのインターコネク
トディレイ分の遅延を加えた波形を生成する波形生成部
と、該波形生成部で生成した波形を表示する波形表示部
とを備えることにより、同じく前記課題を解決したもの
である。
【０００７】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【０００８】本発明が実施される論理シミュレーション
装置は、図６に示す如く、従来と同様に、インターコネ
クトディレイを考慮したシミュレーションを行う論理シ
ミュレータ１０と、該論理シミュレータ１０より出力さ
れる、インターコネクトディレイ情報を含まない通常の
シミュレーション結果の波形（論理状態の変化）を記憶
するイベント情報記憶部１２と、パス毎のインターコネ
クトディレイ情報を記憶するインターコネクトディレイ
情報記憶部１４と、表示したいネットにインターコネク
トディレイが付加されている場合、そのネットをパス毎
に分解し、該パス毎に分解されたネットに対して、その
パスのインターコネクトディレイ分の遅延を加えた波形
を生成する波形生成部１６と、該波形生成部１６で生成
された波形を表示する波形表示部１８とを含んで構成さ
れている。
装置は、図６に示す如く、従来と同様に、インターコネ
クトディレイを考慮したシミュレーションを行う論理シ
ミュレータ１０と、該論理シミュレータ１０より出力さ
れる、インターコネクトディレイ情報を含まない通常の
シミュレーション結果の波形（論理状態の変化）を記憶
するイベント情報記憶部１２と、パス毎のインターコネ
クトディレイ情報を記憶するインターコネクトディレイ
情報記憶部１４と、表示したいネットにインターコネク
トディレイが付加されている場合、そのネットをパス毎
に分解し、該パス毎に分解されたネットに対して、その
パスのインターコネクトディレイ分の遅延を加えた波形
を生成する波形生成部１６と、該波形生成部１６で生成
された波形を表示する波形表示部１８とを含んで構成さ
れている。
【０００９】以下、図１に示すような回路に対して本発
明を適用した場合の作用を説明する。
明を適用した場合の作用を説明する。
【００１０】従来は、ネットＢの遅延が、ネットＡに対
して、セルＢＦ自体の遅延「４」分のみ付加されたもの
となるので、図２に示したように、ネットＢの波形もネ
ットＡの波形に対して「４」だけ遅れたものとなってい
る。
して、セルＢＦ自体の遅延「４」分のみ付加されたもの
となるので、図２に示したように、ネットＢの波形もネ
ットＡの波形に対して「４」だけ遅れたものとなってい
る。
【００１１】これに対して本発明では、更に、ネットＢ
を構成する各パスＢ１、Ｂ２、Ｂ３、Ｂ４毎のインター
コネクトディレイ「２、５、３、１」をそれぞれ加え、 パスＢ１＝４＋２＝６ パスＢ２＝４＋５＝９ パスＢ３＝４＋３＝７ パスＢ４＝４＋１＝５ とする。従って、本実施形態における波形表示は、図７
に示す如く、各パス毎のインターコネクトディレイを含
んだ実際の波形と同じものとなる。なお、ネットＣの表
示波形は、従来と同じである。
を構成する各パスＢ１、Ｂ２、Ｂ３、Ｂ４毎のインター
コネクトディレイ「２、５、３、１」をそれぞれ加え、 パスＢ１＝４＋２＝６ パスＢ２＝４＋５＝９ パスＢ３＝４＋３＝７ パスＢ４＝４＋１＝５ とする。従って、本実施形態における波形表示は、図７
に示す如く、各パス毎のインターコネクトディレイを含
んだ実際の波形と同じものとなる。なお、ネットＣの表
示波形は、従来と同じである。
【００１２】このようにして、本発明により正確な波形
を表示することが可能であるが、ネットＢに対してパス
毎の表示が必要となるため、ディスプレイ上の表示領域
が大となり、全体を見たい場合等には、かえって見難く
なる場合も考えられる。そこで、通常は従来と同様にネ
ットＢでまとめて１つの波形を表示して、表示のための
処理を簡略化すると共に見るのを容易とし、一方、タイ
ミングエラー等が問題となるネットについてのみ、その
ネットをパス毎に分けて、パス毎のインターネットディ
レイを加え、図７に示すような表示を行うことも可能で
ある。
を表示することが可能であるが、ネットＢに対してパス
毎の表示が必要となるため、ディスプレイ上の表示領域
が大となり、全体を見たい場合等には、かえって見難く
なる場合も考えられる。そこで、通常は従来と同様にネ
ットＢでまとめて１つの波形を表示して、表示のための
処理を簡略化すると共に見るのを容易とし、一方、タイ
ミングエラー等が問題となるネットについてのみ、その
ネットをパス毎に分けて、パス毎のインターネットディ
レイを加え、図７に示すような表示を行うことも可能で
ある。
【００１３】
【発明の効果】以上説明したとおり、本発明によれば、
インターコネクトディレイを考慮した波形表示が可能と
なり、タイミングエラー等の解析を容易に行うことがで
きる。
インターコネクトディレイを考慮した波形表示が可能と
なり、タイミングエラー等の解析を容易に行うことがで
きる。
【図１】論理シミュレーションの対象回路の一例を示す
回路図
回路図
【図２】図１の回路に対する従来のシミュレーション結
果表示方法を示す波形図
果表示方法を示す波形図
【図３】セル毎の遅延量の例を示す図表
【図４】インターコネクトディレイのある場合の従来の
波形表示方法を説明するための波形図
波形表示方法を説明するための波形図
【図５】インターコネクトディレイがある場合の実際の
波形と従来の表示波形の違いの例を示す波形図
波形と従来の表示波形の違いの例を示す波形図
【図６】本発明に係る論理シミュレーション装置の実施
形態を示すブロック線図
形態を示すブロック線図
【図７】本発明の実施形態における論理シミュレーショ
ン結果表示の例を示す波形図
ン結果表示の例を示す波形図
１０…論理シミュレータ １２…イベント情報記憶部 １４…インターコネクトディレイ情報記憶部 １６…波形生成部 １８…波形表示部 Ａ、Ｂ、Ｃ…ネット Ｂ１、Ｂ２、Ｂ３、Ｂ４…パス ＩＣＤ…インターコネクトディレイ ＢＦ、ＦＤ１〜４…セル
Claims (3)
- 【請求項１】計算機により半導体集積回路の論理シミュ
レーション結果を表示する際に、論理シミュレータを用いて、インターコネクトディレイ
を考慮した論理シミュレーションを行い、 該論理シミュレータより出力される、インターコネクト
ディレイ情報を含まない通常のシミュレーション結果の
波形をイベント情報記憶部で記憶し、 インターコネクトディレイ情報記憶部で、パス毎のイン
ターコネクトディレイ情報を記憶し、 表示したいネットにインターコネクトディレイが付加さ
れている場合、そのネットをパス毎に分解し、該パス毎
に分解されたネットに対して、波形生成部で、そのパス
のインターコネクトディレイ分の遅延を加えた波形を生
成し、 該波形生成部で生成した波形を波形表示部で 表示するこ
とを特徴とする半導体集積回路の論理シミュレーション
結果表示方法。 - 【請求項２】請求項１において、前記パス毎への分解
を、表示したいネットのインターコネクトディレイが問
題になった場合にのみ行うことを特徴とする半導体集積
回路の論理シミュレーション結果表示方法。 - 【請求項３】半導体集積回路の論理シミュレーションを
行うための論理シミュレーション装置において、 インターコネクトディレイを考慮した論理シミュレーシ
ョンを行う論理シミュレータと、 該論理シミュレータより出力される、インターコネクト
ディレイ情報を含まない通常のシミュレーション結果の
波形を記憶するイベント情報記憶部と、 パス毎のインターコネクトディレイ情報を記憶するイン
ターコネクトディレイ情報記憶部と、 表示したいネットにインターコネクトディレイが付加さ
れている場合、そのネットをパス毎に分解し、該パス毎
に分解されたネットに対して、そのパスのインターコネ
クトディレイ分の遅延を加えた波形を生成する波形生成
部と、 該波形生成部で生成した波形を表示する波形表示部と、 を備えたことを特徴とする半導体集積回路の論理シミュ
レーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32533295A JP3128195B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路の論理シミュレーション結果表示方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32533295A JP3128195B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路の論理シミュレーション結果表示方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09160960A JPH09160960A (ja) | 1997-06-20 |
| JP3128195B2 true JP3128195B2 (ja) | 2001-01-29 |
Family
ID=18175633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32533295A Expired - Fee Related JP3128195B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路の論理シミュレーション結果表示方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128195B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3905885B2 (ja) * | 2001-10-24 | 2007-04-18 | 株式会社ルネサステクノロジ | シミュレーション方法、シミュレーションプログラム及び表示処理方法 |
-
1995
- 1995-12-14 JP JP32533295A patent/JP3128195B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09160960A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8468475B2 (en) | Conversion of circuit description to an abstract model of the circuit | |
| US5164911A (en) | Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection | |
| US8539407B2 (en) | Intelligent timing analysis and constraint generation GUI | |
| US5384720A (en) | Logic circuit simulator and logic simulation method having reduced number of simulation events | |
| JPH0323871B2 (ja) | ||
| US6845341B2 (en) | Method and mechanism for improved performance analysis in transaction level models | |
| JP2008041097A (ja) | ゲートレベルでの動的シミュレーション方法及び装置 | |
| US8074192B2 (en) | Verification support apparatus, verification support method, and computer product | |
| JP3128195B2 (ja) | 半導体集積回路の論理シミュレーション結果表示方法及び装置 | |
| Huggi et al. | Design and verification of memory elements using python | |
| JP2000187676A (ja) | 論理合成装置および論理合成プログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| Kol et al. | Statechart methodology for the design, validation, and synthesis of large scale asynchronous systems | |
| US6973422B1 (en) | Method and apparatus for modeling and circuits with asynchronous behavior | |
| JP3501923B2 (ja) | 半導体試験装置用タイミング発生器 | |
| JP2000137745A5 (ja) | ||
| JPH11120212A (ja) | 回路設計方法及び装置並びにそのプログラムを記録した記録媒体 | |
| SU1674255A2 (ru) | Запоминающее устройство | |
| JPH11191080A (ja) | メモリ試験装置 | |
| JPH0581366A (ja) | 論理シミユレーシヨン方式 | |
| JPH0756980A (ja) | ライブラリ検証装置 | |
| JPS60173484A (ja) | 論理シミユレ−シヨン方式 | |
| Harding et al. | The M7-A computer for on-line track-finding | |
| JPH04291176A (ja) | 論理シミュレーションシステム | |
| JPH05182493A (ja) | 記憶装置のチェック回路 | |
| JPH0367188A (ja) | Ｉｃテスター |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |