JPH04350955A - マスタスライスｌｓｉテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマスタスライスＬＳＩ
の内部回路をいくつかのブロックに分けてテストを行う
マスタスライスＬＳＩテスト回路に関する。

【０００２】

【従来の技術】ゲートアレイのように、予め多くのトラ
ンジスタを作り込んだマスタチップを作っておき、スラ
イス工程（配線工程）で目的に応じた様々な回路を実現
する製造方式で作られたＬＳＩ、いわゆるマスタスライ
スＬＳＩをテストする場合、これをいくつかのブロック
回路に分けてテストすることが行われる。このようなテ
ストは、ブロック回路周辺にブロック回路ごとに形成さ
れたテスト回路によって行われ、従来から図４に示すも
のが知られている。

【０００３】テストブロック１はマスタスライスＬＳＩ
において分割されたブロック回路のうち、テスト対象と
なっているものである。スキャンフリップフロップ（以
下Ｆ／Ｆ）７は通常動作に要求されるＤ−Ｆ／Ｆの動作
機能にテスト機能を追加したＦ／Ｆであり、テスト信号
４をシリアルに伝送するスキャン入力８を処理してテス
ト信号４とし、これをテストブロック１へ入力する。テ
ストブロック１はテスト信号４を処理して出力信号５を
出力し、これを受けたスキャンＦ／Ｆ７は出力信号５を
シリアルに伝送するスキャン出力９を生成する。

【０００４】

【発明が解決しようとする課題】しかし、スキャンＦ／
Ｆ７は通常のＤ−Ｆ／Ｆの機能と追加された機能である
テスト機能との切替のための回路を必要とする。従って
、テストを行わない通常動作においてはそのスピードが
低下するという問題点があった。この発明は上記問題点
を解決するためになされたもので、通常動作時のスピー
ドを低下させることなく、テスト時にブロック回路ごと
のテストを行うことができるマスタスライスＬＳＩテス
ト回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】この発明はマスタスライ
スＬＳＩを複数に分割したブロック回路の各々をテスト
するマスタスライスＬＳＩテスト回路であって、独立し
た電源線と、前記ブロック回路のにテスト信号を入力す
る第１トランスミッションゲートと、前記テスト信号を
前記ブロック回路が処理して得られる出力信号を取り出
す第２トランスミッションゲートとを前記ブロック回路
ごとに備える。

【０００６】テスト時においては複数の前記ブロック回
路の内、テストの対象となる一のブロック回路に備えら
れた電源線のみが電源を供給する。また通常動作時には
前記第１および第２トランスミッションゲートはオフ状
態にある。

【０００７】

【作用】この発明ではテスト時にはテストの対象となる
ブロック回路にのみ電源を与えるので、テストの対象と
ならない残りの回路は高インピーダンス状態となる。よ
ってテストの対象となるブロック回路の境界に設けたト
ランスミッションゲートを介して任意にテスト信号を与
えることが出来、また出力信号を取り出すことができる
。

【０００８】一方、通常動作時には全ブロック回路に電
源を与える一方で、トランスミッションゲートをオフ状
態にするため、通常動作時において動作スピードが低下
することはない。

【０００９】

【実施例】図１はこの発明の概要を示す回路図である。 テストの対象となるテストブロック１はＶＤＤ線２とＧ
ＮＤ線３によって囲まれ、トランスミッションゲート６
ａを介してテスト信号４がテストブロック１に入力され
、テストブロック１において処理された出力信号５はト
ランスミッションゲート６ｂを介して取り出される。

【００１０】図２はこの発明の一実施例を示す回路パタ
ーンであり、ゲートアイソレーション方式を用いたマス
タスライスＬＳＩをテストする場合のものである。簡単
のため、図では配線が本来有している幅を略している。 またＸ印はコンタクトホールを示している。

【００１１】図３は、図２に示した実施例の回路図であ
る。ゲート電極１１を有するＰＭＯＳトランジスタとゲ
ート電極１２を有するＮＭＯＳトランジスタとはＣＭＯ
Ｓインバータ１０を形成し、同様にしてゲート電極２１
を有するＰＭＯＳトランジスタとゲート電極２２を有す
るＮＭＯＳトランジスタとはＣＭＯＳインバータ２０を
形成する。トランスミッションゲート６ａはＣＭＯＳイ
ンバータ１０の入力端、すなわちゲート電極１１および
ゲート電極１２に接続されている。またトランスミッシ
ョンゲート６ｂはＣＭＯＳインバータ２０の出力端に接
続されている。

【００１２】ＶＤＤ線２とＧＮＤ線３は各ブロック回路
において独立して設けられているので、テスト対象とな
るブロック回路（ここではテストブロック１）がテスト
される時および通常動作においてのみ、それぞれ電位Ｖ
ＤＤと電位ＧＮＤを与える事ができる。従ってテスト時
においてテストの対象とならない残りの回路は高インピ
ーダンス状態とすることができ、テストブロック１の周
辺に設けたトランスミッションゲート６ａ，６ｂを介し
て独立してテスト信号４を与えることが可能であり、ま
た出力信号５を取り出すことができる。

【００１３】一方、通常動作時には全ブロック回路に電
位ＶＤＤと電位ＧＮＤを与える一方で、トランスミッシ
ョンゲート６ａ，６ｂへの制御信号φおよびφ＊（＊は
反転信号を示す）を制御することによりこれらをオフ状
態にし、使用しないので、マスタスライスＬＳＩの動作
スピードが低下することはない。

【００１４】

【発明の効果】以上説明したようにこの発明にかかるマ
スタスライスＬＳＩテスト回路によれば、ブロック回路
のそれぞれにテスト信号を入力する第１トランスミッシ
ョンゲートと、出力信号を取り出す第２トランスミッシ
ョンゲートは通常動作時にはオフ状態となる。また電源
線が独立して形成され、テスト時にはテストの対象とな
るブロック回路のみに電源を与える。従って、通常動作
時のスピードを低下させることなく、テスト時にブロッ
ク回路ごとのテストを行うことができるマスタスライス
ＬＳＩテスト回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の概要を示す説明図である。

【図２】この発明の一実施例のパターンを示す説明図で
ある。

【図３】図２に示す一実施例を示す回路図である。

【図４】従来の技術を示す説明図である。

【符号の説明】

１　　テストブロック ２　　ＶＤＤ線 ３　　ＧＮＤ線 ４　　テスト信号 ５　　出力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マスタスライスＬＳＩを複数に分割し
   たブロック回路の各々をテストするマスタスライスＬＳ
   Ｉテスト回路であって、独立した電源線と、前記ブロッ
   ク回路にテスト信号を入力する第１トランスミッション
   ゲートと、前記テスト信号を前記ブロック回路が処理し
   て得られる出力信号を取り出す第２トランスミッション
   ゲートとを前記ブロック回路ごとに備え、複数の前記ブ
   ロック回路の内、一のブロック回路のテスト時において
   は前記一のブロック回路に備えられた前記電源線のみが
   電源を供給し、前記第１および第２トランスミッション
   ゲートは通常動作時にはオフ状態にある、マスタスライ
   スＬＳＩテスト回路。