JPH04348041A - Manufacture of thin film transistor - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に係わり、特に、液晶ディスプレイやエレクトロ
ルミネッセンス表示装置の画素駆動素子として好適な薄
膜トランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly to a method of manufacturing a thin film transistor suitable as a pixel driving element for a liquid crystal display or an electroluminescent display.
【０００２】0002
【従来の技術】図２に液晶ディスプレイの画素駆動素子
して使用される薄膜トランジスタの構造を示す。従来の
薄膜トランジスタの製造方法においては、図１（Ａ）に
示すように、ガラス基板１上に、Ｍｏ（モリブデン）、
Ｃｒ（クロム）あるいは、Ｔａ（タンタル）等の金属に
よりゲート電極膜を形成し、フォトリソグラフィ工程に
よりパターニングしてゲート電極２を形成し、その上か
ら、ゲート電極２を覆うように、ＳｉＮｘ （窒化シリ
コン）、ＳｉＯｘ （酸化シリコン）あるいはＴａＯｘ
（酸化タンタル）等の材料でゲート絶縁膜３を堆積す
る。2. Description of the Related Art FIG. 2 shows the structure of a thin film transistor used as a pixel driving element of a liquid crystal display. In the conventional thin film transistor manufacturing method, as shown in FIG. 1(A), Mo (molybdenum),
A gate electrode film is formed using a metal such as Cr (chromium) or Ta (tantalum), and is patterned using a photolithography process to form a gate electrode 2. From above, a SiNx (nitride film) is formed so as to cover the gate electrode 2. silicon), SiOx (silicon oxide) or TaOx
A gate insulating film 3 is deposited using a material such as (tantalum oxide).
【０００３】さらに、その上から、アモルファスシリコ
ン（ａ−Ｓｉ）あるいは、ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）等のｉ型半導体層４と、ＳｉＮｘ 、ＳｉＯｘ あ
るいはＴａＯｘ 等の絶縁材料からなるエッチングスト
ッパ層５を順次堆積させる。Furthermore, amorphous silicon (a-Si) or polysilicon (poly-S
An i-type semiconductor layer 4 such as i) and an etching stopper layer 5 made of an insulating material such as SiNx, SiOx or TaOx are sequentially deposited.
【０００４】次に、フォトリソグラフィ工程により、エ
ッチングストッパ層５をゲート電極２に対向し、かつ交
差するように、アイランド状にパターニングする。Next, by a photolithography process, the etching stopper layer 5 is patterned into an island shape so as to face and cross the gate electrode 2.
【０００５】さらに、フォトリソグラフィ工程によりｉ
型半導体層４をエッチングストッパ層５のパターンより
も大きなパターンでアイランド状にパターニングする。Furthermore, i
The semiconductor layer 4 is patterned into an island shape larger than the pattern of the etching stopper layer 5.
【０００６】次に、ｎ型半導体層６と、Ｍｏ、Ａｌ（ア
ルミニュウム）等の金属層とを堆積して、フォトリソグ
ラフィ工程によりパターニングしてオーミックなソース
電極７とドレイン電極８とを形成する。Next, an n-type semiconductor layer 6 and a metal layer such as Mo or Al (aluminum) are deposited and patterned by a photolithography process to form an ohmic source electrode 7 and drain electrode 8.
【０００７】最後に、ＩＴＯ（インジウム錫酸化物）の
透明導電膜を堆積し、フォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。このようにして
、ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成す
る。Finally, a transparent conductive film of ITO (indium tin oxide) is deposited and patterned by a photolithography process to form the pixel electrode 9. In this way, a thin film transistor (TFT) is formed on the glass substrate.
【０００８】このようなＴＦＴは、たとえば液晶表示装
置やエレクトロルミネッセンス表示装置のアクティブマ
トリクスに用いられる。[0008] Such TFTs are used, for example, in active matrices of liquid crystal display devices and electroluminescent display devices.
【０００９】[0009]
【発明が解決しようとする課題】以上説明した従来の方
法では、薄膜トランジスタの完成までに、フォトリソグ
ラフィ工程を少なくとも５回は行う必要がある。半導体
装置の製造技術では、フォトリソグラフィ工程が多い程
、スループットや歩留まりも低下する。In the conventional method described above, it is necessary to perform the photolithography process at least five times until the thin film transistor is completed. In semiconductor device manufacturing technology, the more photolithography steps are required, the lower the throughput and yield.
【００１０】本発明の目的は、フォトリソグラフィ工程
を少なくして、スループットと歩留まりを向上させるこ
とのできる薄膜トランジスタの製造方法を提供すること
である。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing thin film transistors that can reduce the number of photolithography steps and improve throughput and yield.
【００１１】[0011]
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上にゲート電極をパターニングし
て形成する工程と、ゲート電極を形成した基板の上に、
ゲート絶縁層と、ｉ型半導体層と、エッチングストッパ
層と、ダミー層とを順次積層する工程と、ダミー層をゲ
ート電極の端部の段差部を含んだ形状であって、所望の
ｉ型半導体層の形状に対応する形状にパターニングする
工程と、パターニングしたダミー層をマスクとして、ダ
ミー層もエッチングしながら、エッチングストッパ層と
ｉ型半導体層とをエッチングし、マスク外でエッチング
ストッパ層とｉ型半導体層を、かつ段差部でエッチング
ストッパ層を除去する工程と、段差部におけるｉ型半導
体層と接触するようにｎ型半導体層を積層し、さらに導
電体層を積層する工程と、ｎ型半導体層と導電体層とを
パターニングしてソース電極とドレイン電極とを形成す
る工程とを含むように構成する。[Means for Solving the Problems] A method for manufacturing a thin film transistor according to the present invention includes a step of patterning and forming a gate electrode on a substrate, and a step of forming a gate electrode on the substrate on which the gate electrode is formed.
A step of sequentially laminating a gate insulating layer, an i-type semiconductor layer, an etching stopper layer, and a dummy layer, and forming the dummy layer into a shape including a stepped portion at the end of the gate electrode to form a desired i-type semiconductor layer. A process of patterning the layer into a shape corresponding to the shape of the layer, and using the patterned dummy layer as a mask, etching the etching stopper layer and the i-type semiconductor layer while also etching the dummy layer, and etching the etching stopper layer and the i-type semiconductor layer outside the mask. A step of removing the semiconductor layer and the etching stopper layer at the step portion, a step of laminating an n-type semiconductor layer so as to be in contact with the i-type semiconductor layer at the step portion, and further laminating a conductor layer; patterning the layer and the conductor layer to form a source electrode and a drain electrode.
【００１２】0012
【作用】従来の方法では、エッチングストッパ層５とｉ
型半導体層４とをそれぞれアイランド状にパターニング
するのに２回のフォトリソグラフィ工程が必要であった
。[Operation] In the conventional method, the etching stopper layer 5 and i
Two photolithography steps were required to pattern each semiconductor layer 4 into an island shape.
【００１３】本発明では、ダミー層をｉ型半導体層の所
望形状に対応するアイランド形状にパターニングしてこ
れをマスクとして下層をエッチングする。その際、ダミ
ー層の膜厚の薄い段差部はダミー層の他の部分よりも早
くエッチングで除去され、その除去された部分の下層は
エッチングが進行し、段差部のエッチングストッパ層が
完全に除去され、ｉ型半導体層が露出した時点でエッチ
ングを停止する。これにより、段差部以外ではマスクの
形状にエッチングストッパ部を残し、同時にダミー層の
マスク以外の部分では半導体層までエッチングで除去す
るようにする。このようにして、１回のフォトリソグラ
フィ工程でｉ型半導体層とエッチングストッパ層の両方
のパターニングが出来、フォトリソグラフィ工程を１回
減ずることができる。In the present invention, the dummy layer is patterned into an island shape corresponding to the desired shape of the i-type semiconductor layer, and the lower layer is etched using this as a mask. At this time, the thin step part of the dummy layer is etched away faster than other parts of the dummy layer, and the layer below the removed part progresses, and the etching stopper layer at the step part is completely removed. The etching is stopped when the i-type semiconductor layer is exposed. As a result, an etching stopper portion is left in the shape of the mask in areas other than the stepped portion, and at the same time, the semiconductor layer is etched away in the portion of the dummy layer other than the mask. In this way, both the i-type semiconductor layer and the etching stopper layer can be patterned in one photolithography process, and the number of photolithography processes can be reduced by one.
【００１４】[0014]
【実施例】図１は、本発明による薄膜トランジスタの製
造方法の実施例を示す工程図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a process diagram showing an embodiment of a method for manufacturing a thin film transistor according to the present invention.
【００１５】まず、図１（Ａ）の工程を説明する。ガラ
ス基板１上に、Ｍｏ、ＣｒあるいはＴａ等の金属膜を２
００ｎｍ堆積し、フォトリソグラフィ工程によりパター
ニングしてゲート電極２を形成する。その上に、ゲート
電極２を覆うように、ＳｉＮｘ 、ＳｉＯｘ あるいは
ＴａＯｘ 等の材料でゲート絶縁膜３を３００〜６００
ｎｍ堆積する。First, the process shown in FIG. 1(A) will be explained. A metal film such as Mo, Cr or Ta is deposited on a glass substrate 1.
A gate electrode 2 is formed by depositing 00 nm and patterning using a photolithography process. On top of that, a gate insulating film 3 of 300 to 600 nm is formed using a material such as SiNx, SiOx or TaOx so as to cover the gate electrode 2.
nm deposited.
【００１６】さらに、その上から、厚さ５０ｎｍのａ−
Ｓｉのｉ型半導体層４と、ＳｉＮｘ絶縁材料からなるエ
ッチングストッパ層５を４００ｎｍ順次堆積させる。Furthermore, from above, a-
An i-type semiconductor layer 4 of Si and an etching stopper layer 5 made of an SiNx insulating material are sequentially deposited to a thickness of 400 nm.
【００１７】次に、所定のエッチャントに対してｉ型半
導体層４とエッチングストッパ層５よりもエッチング速
度が１／１５と遅いＭｏで形成されたダミー層１０を１
００ｎｍ堆積し、フォトリソグラフィ工程によりアイラ
ンド状にパターニングする。このようにして、図１（Ａ
）に示す構成を得る。ダミー層１０は、ゲート電極２端
部上の段差部で平坦な所よりも厚さが約１／１０に薄く
なっている。Next, a dummy layer 10 made of Mo, whose etching rate is 1/15 slower than that of the i-type semiconductor layer 4 and the etching stopper layer 5 with respect to a predetermined etchant, is
The film is deposited to a thickness of 00 nm and patterned into an island shape using a photolithography process. In this way, Figure 1 (A
) obtain the configuration shown. The dummy layer 10 is approximately 1/10 thinner at the stepped portion on the end of the gate electrode 2 than at the flat portion.
【００１８】次に、図１（Ｂ）の工程を説明する。ここ
で、ダミー層１０をマスクとしてフォトリソグラフィ工
程によりＣＦ４ ＋５％Ｏ２ ＲＦ１００Ｗ、２０Ｐａ
にて全面反応性イオンエッチングを行う。この際、マス
ク外のエッチング速度の約１５倍早いエッチングストッ
パ層５がエッチングで除去されるが、同時にダミー層１
０も徐々に除去される。このエッチングにおける各層の
エッチレートは、Next, the process shown in FIG. 1(B) will be explained. Here, using the dummy layer 10 as a mask, CF4 + 5% O2 RF 100W, 20Pa was formed by a photolithography process.
Perform reactive ion etching on the entire surface. At this time, the etching stopper layer 5 outside the mask, which is about 15 times faster than the etching rate, is removed by etching, but at the same time, the dummy layer 1
0 is also gradually removed. The etch rate of each layer in this etching is
【００１９】Ｍｏ（ダミー層）：６ｎｍ／ｍｉｎ程度Mo (dummy layer): about 6 nm/min
【
００２０】エッチストッパＳｉＮ：９０ｎｍ／ｍｉｎ程
度[
[0020] Etch stopper SiN: about 90 nm/min
【００２１】ａ−Ｓｉ：６７ｎｍ／ｍｉｎ程度[0021] a-Si: about 67 nm/min
【００２
２】である。002
2].
【００２３】図１（Ａ）のａ部はゲート電極２の端部に
よる段差部となっており、平坦な部分ｂよりもダミー層
１０の厚みは約１／１０に薄くなっている。従って、ａ
部はｂ部よりも先に除去されてなくなる。この状態を図
１（Ｂ）に示す。Portion a in FIG. 1A is a stepped portion formed by the end of the gate electrode 2, and the thickness of the dummy layer 10 is about 1/10th that of the flat portion b. Therefore, a
part is removed before part b. This state is shown in FIG. 1(B).
【００２４】図１（Ｃ）に示すように、さらにエッチン
グを進行する。ダミー層１０のなかった部分はエッチン
グストッパ層５とｉ型半導体層４が完全にエッチングで
除去され、かつａ部のエッチングストッパ層５もエッチ
ングで除去される。そしてａ部のエッチングストッパ層
５が完全に除去されｉ型半導体層４が露出した時点でエ
ッチングを停止する。この際、エッチングストッパ層５
の上に残り、露出されているダミー層１０も同時に除去
する。但し、ダミー層にＭｏを用いている本実施例では
、ソース・ドレイン電極のエッチング時に同時に除去す
ることが可能である。また、ダミー層１０を絶縁材料で
形成した場合には、ダミー層１０を残したままでもよい
。エッチング終了時点でダミー層１０がなくなっていて
もよい。Etching is further progressed as shown in FIG. 1(C). The etching stopper layer 5 and the i-type semiconductor layer 4 are completely removed by etching in the part where the dummy layer 10 is not present, and the etching stopper layer 5 in the part a is also removed by etching. Then, the etching is stopped when the etching stopper layer 5 at the part a is completely removed and the i-type semiconductor layer 4 is exposed. At this time, the etching stopper layer 5
The exposed dummy layer 10 remaining on top of the dummy layer 10 is also removed at the same time. However, in this embodiment where Mo is used for the dummy layer, it can be removed at the same time as the source/drain electrodes are etched. Further, when the dummy layer 10 is formed of an insulating material, the dummy layer 10 may be left as is. The dummy layer 10 may be removed at the end of etching.
【００２５】次に、図１（Ｄ）に示すように、厚さ４０
ｎｍのｎ型半導体層６と、Ｍｏ、Ａｌ（アルミニュウム
）等の金属層とを５００〜１０００ｎｍ堆積して、フォ
トリソグラフィ工程により、所定パターンにパターニン
グしてソース電極７とドレイン電極８とを形成する。Next, as shown in FIG. 1(D), the thickness is 40 mm.
An n-type semiconductor layer 6 with a thickness of 500 to 1000 nm and a metal layer such as Mo or Al (aluminum) are deposited to a thickness of 500 to 1000 nm and patterned into a predetermined pattern using a photolithography process to form a source electrode 7 and a drain electrode 8. .
【００２６】最後に、ＩＴＯによる透明導電膜を１００
〜２００ｎｍ堆積してフォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。Finally, a transparent conductive film made of ITO was
The pixel electrode 9 is formed by depositing a layer of about 200 nm and patterning it by a photolithography process.
【００２７】なお、ダミー層の材料として絶縁膜もしく
はソース・ドレインのエッチング液でエッチングされる
材料を選べば、エッチング終了時点でダミー層は残って
いてもいなくてもよく、各層の材料、膜厚およびエッチ
ング条件等にはかなり自由度がある。Note that if the material for the dummy layer is an insulating film or a material that can be etched with the source/drain etching solution, the dummy layer may or may not remain at the end of etching, and the material and film thickness of each layer can be changed. There is considerable freedom in etching conditions and the like.
【００２８】以上、実施例に沿って本発明を説明したが
、本発明はこれらに制限されるものではない。たとえば
、種々の変更、改良、組合せ等が可能なことは当業者に
自明であろう。Although the present invention has been described above with reference to examples, the present invention is not limited thereto. For example, it will be obvious to those skilled in the art that various changes, improvements, combinations, etc. are possible.
【００２９】[0029]
【発明の効果】本発明によれば、段差部における膜厚の
違いを利用したので、エッチングストッパ層とｉ型半導
体層を１回のフォトリソグラフィ工程によりそれぞれパ
ターニングでき、薄膜トランジスタの製造工程のスルー
プットや歩留まりを向上することができる。According to the present invention, since the difference in film thickness at the stepped portion is utilized, the etching stopper layer and the i-type semiconductor layer can be patterned in a single photolithography process, thereby increasing the throughput of the thin film transistor manufacturing process. Yield can be improved.
【図１】本発明による薄膜トランジスタの製造方法の実
施例を説明する工程図である。FIG. 1 is a process diagram illustrating an embodiment of a method for manufacturing a thin film transistor according to the present invention.
【図２】従来の薄膜トランジスタの製造方法による薄膜
トランジスタの断面図である。FIG. 2 is a cross-sectional view of a thin film transistor according to a conventional thin film transistor manufacturing method.
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁層 ４ ｉ型半導体層 ５ エッチングストッパ層 ６ ｎ型半導体層 ７ ソース電極 ８ ドレイン電極 ９ 透明電極 １０ ダミー層 1 Glass substrate 2 Gate electrode 3 Gate insulating layer 4 I-type semiconductor layer 5 Etching stopper layer 6 N-type semiconductor layer 7 Source electrode 8 Drain electrode 9 Transparent electrode 10 Dummy layer
Claims (1)
て形成する工程と、前記ゲート電極を形成した基板の上
に、ゲート絶縁層と、ｉ型半導体層と、エッチングスト
ッパ層と、ダミー層とを順次積層する工程と、前記ダミ
ー層を前記ゲート電極の端部の段差部を含んだ形状であ
って、所望のｉ型半導体層の形状に対応する形状にパタ
ーニングする工程と、前記パターニングしたダミー層を
マスクとして、ダミー層もエッチングしながら、前記エ
ッチングストッパ層と、前記ｉ型半導体層とをエッチン
グし、マスク外で前記エッチングストッパ層と前記ｉ型
半導体層を、かつ前記段差部で前記エッチングストッパ
層を除去する工程と、前記段差部における前記ｉ型半導
体層と接触するようにｎ型半導体層を積層し、さらに導
電体層を積層する工程と、前記ｎ型半導体層と前記導電
体層とをパターニングしてソース電極とドレイン電極と
を形成する工程とを含む薄膜トランジスタの製造方法。1. A step of patterning and forming a gate electrode on a substrate, and forming a gate insulating layer, an i-type semiconductor layer, an etching stopper layer, and a dummy layer on the substrate on which the gate electrode is formed. a step of sequentially laminating the dummy layer; a step of patterning the dummy layer into a shape that includes a stepped portion at the end of the gate electrode and corresponds to a desired shape of the i-type semiconductor layer; and a step of patterning the dummy layer after the patterning. Using as a mask, the etching stopper layer and the i-type semiconductor layer are etched while also etching the dummy layer, and the etching stopper layer and the i-type semiconductor layer are etched outside the mask, and the etching stopper layer is etched in the stepped portion. a step of removing the layer, a step of laminating an n-type semiconductor layer so as to be in contact with the i-type semiconductor layer in the stepped portion, and a step of further laminating a conductor layer, and a step of laminating the n-type semiconductor layer and the conductor layer. A method for manufacturing a thin film transistor, comprising: forming a source electrode and a drain electrode by patterning the thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125691A JPH0756894B2 (en) | 1991-02-13 | 1991-02-13 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
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| JP4125691A JPH0756894B2 (en) | 1991-02-13 | 1991-02-13 | Method of manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348041A true JPH04348041A (en) | 1992-12-03 |
| JPH0756894B2 JPH0756894B2 (en) | 1995-06-14 |
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| JP4125691A Expired - Lifetime JPH0756894B2 (en) | 1991-02-13 | 1991-02-13 | Method of manufacturing thin film transistor |
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| JP (1) | JPH0756894B2 (en) |
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-
1991
- 1991-02-13 JP JP4125691A patent/JPH0756894B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495793B1 (en) * | 1997-10-07 | 2005-09-02 | 삼성전자주식회사 | Thin film transistor substrate and manufacturing method for liquid crystal display |
| US9166056B2 (en) | 2011-11-17 | 2015-10-20 | Panasonic Corporation | Thin-film semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756894B2 (en) | 1995-06-14 |
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