JPH0434797A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に係り、とくに、ＭＯＳまたはバイ
ポーラトランジスタによる差動増幅回路の出力をエミッ
タフォロワ回路を介して取り出す構成で、低電力化に適
し、高速で動作する半導体回路に関する。

〔従来の技術〕

従来、複数個のＥＣＬ　（エミッタ・カプシド・ロジッ
ク）回路の論理和をとる回路として第８図に示すワイア
ド・オア回路が広く用いられている。

これは、チップ間または同一チップ内の複数個のエミッ
タ出力を互いに接続し、終端抵抗ＲＴを介して共通の終
端電圧ＶＴに接続するものである。

このような従来回路の第１の問題点は消費電力が大きく
なることである。すなわち、多数の非選択回路の出力を
低電位にして、１個の選択回路の情報“１”　　”Ｏ”
だけが出力端子ＯＵＴに得られるようにしていた。その
ためにはすべての回路０８〜Ｃ１に常時電流工、〜工、
を流し、多数の非選択回路（例えばＣ２〜Ｃ，）では入
力ＧＥ、　〜ＣＥ。

に高電位を供給する必要がある。なぜなら、仮りに非選
択回路の電流を零にすると、非選択回路のエミッタ出力
は高電位になり、選択回路からの情報“１”０”が無視
されてしまうからである。

したがって、消費電力が大きくなる。また第２の問題点
はエミッタ出力の寄生容量が大きく、出力立上りの遅延
時間が大きいことである。従来回路では１選択回路のベ
ース低電位と非選択回路のベース低電位とは等しい電位
であった。選択回路からの情報がｔｚ　Ｏｎのときは全
部のｎ個のトランジスタＱ４１〜Ｑ４１１はベース点が
同じ低電位になるので、エミッタフォロワ電流は全ｎ個
のトランジスタからほぼ均等に１　／　ｎずつ流れる。

したがって、エミッタ出力ラインの寄生容量は順バイア
ス状態の大きなベース・エミッタ接合容量と配線容量と
が加算される。この時、選択回路からの情報で出力を低
電位から高電位にふり上げようとすると。

大きな負荷容量を充電しなければならないので、出力立
上りの遅延時間が増加する。この遅延時間増加は、ワイ
アド・オア接続数ｎが増すに従い顕著になる。

また、第９＠はＢ１ＣＭＯＳダイナミックメモリのセン
ス回路にバイポーラトランジスタを用いた従来例の回路
である０本回路は特開平１−１５５８９号の第４図に開
示されたあのである。

この回路方式は、ダイナミックメモリセルがワード線Ｗ
により選択されたときにデータ線り、Ｄに読出される０
、１〜０．２ｖの差動信号電圧を再書込み用増幅回ＪＩ
Ｉ６の動作で増幅する前に読出し用ＭＯＳ差動回路２で
ＲＤ、ＲＤ線上の電流信号として取り出し、さらに負荷
回路４で電圧信号に変換し、その出力Ｐ□、Ｐ１′で後
段回路を動作させるものである。４は良く知られたバイ
ポーラトランジスタをカスコード接続して成る負荷回路
で、ＲＤ、ＲＤ線の電圧をバイポーラトランシタでクラ
ンプして寄生容量の影響を低減し、高速読出しを可能に
するものである。その反面、クランプトランジスタＱ、
、Ｑユ′の飽和（ベース・コレクタ接合が順バイアス状
態になること）を防止するためクランプ電圧Ｖａｔ！Ｖ
ｃｃよりＩＶＢＥ以上下げる必要がある。なぜなら、デ
ータ線電圧は読出し直後のプリチャージ電圧ＨＶＣ＝１
／２Ｖｃｃ近辺の値から、再書込み用増幅回路６で増幅
後にはＶｃｃ、ＶａＳのフル振幅まで変化するのでＱ、
、Ｑ　、　Ｉに流れる電流も大きく変化するからである
。このすべての期間でＱｌ、ＱＬ′の飽和を防止するに
は高い電源電圧、例えば４〜５ｖが必要となる。これは
、デバイスの微細化による耐圧低下や低電力化のため、
電源電圧を下げようとするときの大きな障害となる。

なお、この種の技術が記載されている文献として、ｒＬ
ＳＩハンドブック」、電子通信学会１９８４年刊、１３
７〜１３８頁が挙げられる。

〔発明が解決しようとする課題〕

上記のように、従来の、ＭＯＳまたはバイポーラトラン
ジスタによる差動増幅回路の出力をエミッタフォロワ回
路を介して取り出す半導体回路は、消費電力が大きいこ
とと出力信号の立上りの遅延時間が大きいことに問題が
あった。

また、従来の、ＭＯＳメモリセルアレイの選択されたデ
ータ線対信号をバイポーラカスコード回路を介して取り
出す構成の半導体回路は、バイポーラトランジスタを飽
和させずに電源電圧を低減することがむつかしく、デバ
イスの微細化や低電力化の際の大きな障害となっていた
。

本発明の第１の目的は、低消費電力で高速動作可能の、
バイポーラエミッタフォロワ回路を含む半導体回路を提
供することにある。

本発明の第２の目的は、３〜４ｖの低電源電圧で高速動
作が可能なりｉＣＭＯＳメモリのデータ線対信号のセン
ス回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のエミッタフォロワ回
路を含む半導体回路は、ＭＯＳまたはバイポーラトラン
ジスタより成る差動増幅回路の負荷抵抗とエミッタフォ
ロワトラジスタのベースとの間に第１のＭＯＳトランジ
スタを設け、差動増幅回路の低電位信号レベルより低い
レベルを持つ電圧端子と上記ベースとの間に第２のＭＯ
Ｓトランジスタを設け、差動増幅回路が選択時には、第
１のＭＯＳトランジスタをオン、第２のＭＯＳトランジ
スタをオフさせ、差動増幅回路が非選択時には、第１の
ＭＯＳトランジスタをオフ、第２のＭＯＳトランジスタ
をオンさせる制御手段を具備した構成とする。

また、本発明の、ＭＯＳメモリセルアレイのデータ線対
信号をバイポーラエミッタフォロワ回路を介して取り出
す半導体回路においては、エミッタフォロワ回路のトラ
ンジスタに、上記第１のＭＯＳトランジスタ、第２のＭ
ＯＳトランジスタおよび上記制御手段を具備した構成と
する。

〔作　　用〕

本発明のエミッタフォロワトランジスタのベース電位は
、２ケのＭＯＳトランジスタのオン、オフ制御により３
値に制御される。非選択時には、前段の差動回路の電流
はオフし、エミッタフォロワトランジスタのベース電位
は１選択時の“０”レベルより低いレベルとなる。非選
択時のエミッタフォロワトランジスタがカットオフし、
ベース・エミッタ接合が逆バイアスされるのでエミッタ
ラインの寄生容量が減少する。かくして、低消費電力性
と高速性とが両立する。

〔実施例〕

以下、本発明の実施例について述べる。

第１図は本発明の第１の実施例回路図、第２図は第１図
中の信号電圧レベルと動作タイミングの説明図である。

第１図では並列に接続されたｎ個のＥＣＬ回路Ｃ１〜Ｃ
，のうちブロックＣ１のみが詳細に示されるが、他のブ
ロックＣ２〜Ｃ９も同じ構成である。第８図の従来例と
比べ第１図では、スイッチ機能を持つＭＯＳトランジス
タＭＮよ、が電流源であり、エミッタフォロワトランジ
スタＱ１３、Ｑ、、＋７１／’（−２端にｐチャネルＭ
ＯＳＭＰ１１、ＭＰｏとｎチャネルＭＯＳ　ＭＮ、、、
ＭＮｌ、とを設けたことが特徴である。ｎ個のＥＣＬ回
路のうち、選択回路をＣ工、非選択回路を０２〜Ｃイと
する６選択回路Ｃ１ではＣＥｌが高電位となりＭＮｌｌ
に電流Ｉ工が流れる。またＭＰｌｌ、ＭＰ１２がオン、
ＭＮ、、、ＭＮｏがオフとなり、Ｑｌａ、Ｑ　１４のベ
ース電位は一方がＶｃｃ−Ｉ、ＸＲ工い他方がＶｃｃと
なりＱ１０、Ｑ工、のエミッタから出力電圧を取り出す
ことができる。一方、非選択時は、ＣＥｌが低電位とな
り、差動回路の電流Ｉ□が流れず、ＭＰｉ８、ＭＰ１２
がオフ、ＭＮｌ、、ＭＮ□、がオンするのでＱｔ　！、
Ｑ１４のベース電位はＶｅｒとなる。いまＶＢＴをＶｃ
ｃ−Ｉ　ｚ　Ｘ　Ｒｌｚより低く設定すれば、Ｑ、、、
　Ｑ工、には電流が流れずオフとなる１例えばＶ　Ｂ’
ＴをＶｃｃ　−Ｉ　、　Ｘ　Ｒ，、よりＶＢＥだけ低く
設定すれば非選択エミッタフォロワのベース・エミッタ
接合はゼロバイアスとなり、従来の順バイアス状態より
大幅に接合容量が減少する。

あるいはｖＢＴは低位側電源電圧Ｖｓｓと等しくしても
良いが、ベースの電圧振幅が大きくなるのでＣＥ１〜Ｃ
Ｅ、からＯＵＴ、、ＯＵＴ、までの遅延時間が幾分大き
くなる。またＯＵＴ、、ＯＵＴ、の電圧レベルは選択回
路だけがら決まるので後段回路で必要な信号振幅に対し
Ｉ　、　Ｘ　Ｒ１□は小さくてすむので、実効的な信号
振幅低減による高速化も期待できる。

なお、本実施例では負荷回路Ｌ工は抵抗Ｒ□１、Ｒ１，
で構成したが後述するように各種の改良された構成法が
ある。また電流切り換え回路Ｑ１１、Ｑ　ｌ　２はバイ
ポーラトランジスタで構成したが、後述するように占有
面積などの点からＭＯＳトランジスタで構成するのが好
適の場合がある。ＣＥ工〜ＣＥ　、から０ＵＴ１、ＯＵ
Ｔ、までの遅延時間はＩ　Ｎ、、、ＩＮ１□〜工Ｎ１１
０．１Ｎ０からＯＵＴいＯＵＴ、までの遅延時間に比べ
て遅いので、予めＣＥユ〜ＣＥ−＝で早めに選択、非選
択の切り換えを行っておくのがよい０以上のように第１
図の回路を第２図に示す信号レベルとタイミングで動作
させれば消費電流をほぼ１　／　ｎに低減できる。また
Ｉ　Ｎ、、、　　Ｉ　Ｎ、、　〜Ｉ　Ｎ、、、　　Ｉ　
Ｎ、、からＯＵＴ、、ＯＵＴ、までの遅延時間はエミッ
タラインの低容量化と実効的な信号振幅低減の効果で従
来のエミッタフォロワより幾分速くなる。

第３図は、第１図中の負荷回路Ｌ工の別の構成例を示す
図である。第１図のＬｌでは通常の抵抗Ｒ工１、Ｒ１３
だけの構成であったものを、さらに高速化のための改良
を施したものである。（ａ）は抵抗Ｒ１いＲ１２に加え
てクロスカップルのｐチャネルＭＯＳトランジスタＭＰ
よ１、ＭＰｉ、を付加している。９ＭＯＳのフィードバ
ックを利用して立上りを加速しようとするものである。

ＭＰ□５は待機時あるいは非選択時にはＣ１□、Ｃ１２
の電位をイコライズするものである。周知のようにエミ
ッタフォロワの立上り応答速度はエミッタ負荷容量やエ
ミッタ引き電流にあまり依存せず速く、立下り応答速度
はエミッタ負荷容量とエミッタ引き電流とで決まり遅い
が、本回路を第１図の負荷回路Ｌ１に用いると、エミッ
タフォロワの速い立上りを有効に利用して後段回路を素
速く応答させることができる。（ｂ）は抵抗Ｒ工１、Ｒ
工２への供給電圧をＶｃｃ−ＶＴ）ｌとしたものである
。ここでＶＴＲは９ＭＯＳのしきい値電圧である。この
ように設定するとＭＰよいＭＰ、はオンぎりぎりに設定
されているので小さい信号電流差を素早く検出しＣ１い
Ｃ１□に大きな差電圧を得ることができる。電位は非選
択時にはＣ１１、Ｃ工、共にＶｃｃ−ＶＴＨであったも
のが、選択時には一方がＶｃｃ、他方がＶｃｃ−ＶＴＨ
Ｉ　ｘ　Ｘ　Ｒｚｘとなる。（ｃ）は抵抗Ｒ工１、Ｒｏ
をやめ、全部ｐチャネルＭＯＳトランジスタで構成した
ものである。性能は（ｂ）と同じであるが占有面積の小
さいＭＯＳトランジスタだけで構成するので占有面積を
小さくできる。

以上は本発明をバイポーラカレントスイッチまたはＭＯ
Ｓ差動増幅回路のような一般的な電流切り換え回路のエ
ミッタフォロワ回路に適用したものであるが、次に、半
導体メモリのセンス回路に適用した本発明の第２の実施
例を述べる。これは、特にデバイスの微細化により電源
電圧を３．３ｖのような低い電圧でしかも高速に動作さ
せたいときに有効となる。また半導体メモリとしてはＢ
１ＣＭＯＳダイナミックメモリＣＤＲＡＭ）について示
すが、Ｂ１ＣＭＯＳスタティックメモリ（ＳＲＡＭ）に
も同様に適用できる。

第４図がＤＲＡＭのセンス回路に本発明を適用した実施
例の回路図である。これは、第９図の従来例のセンス回
路の部分を本発明の回路ブロック２１で置き換えたもの
である。ＤＲＡＭセルアレイの各データ線対り、′５毎
に設けたＭＯＳ読出し差動回路２からの電流差を第３図
（ａ）に示した負荷回路で電圧差に変換する。この電圧
差を、エミッタフォロワでＭＯ，ＭＯとして取り出す。

エミッタフォロワのベースには、第１図実施例と同様に
、ＭＯＳトランジスタを挿入し、選択、非選択メモリセ
ルアレイに対応してベース電圧の制御を行う。選択メモ
リセルアレイに接続されたエミッタフォロワ回路１、Ｑ
ｏからは、メモリセルがらの読出し信号電圧が現れる。

待機時または非選択のメモリセルアレイに接続されたＱ
ｌｌ、Ｑ　ｉ　４ではそのベース電圧がＶＢＴに終端さ
れる。複数のメモリセルアレイに属するエミッタフォロ
ワの出力を互いにワイヤドオア接続し、その出力を後段
回路に接続する。なお、回路ブロック２２は電圧ＶＢＴ
を発生する回路で、　Ｖａｔ＝　Ｖｓｓ＋　ｒ　ＶＢＥ
　（ただしｒ　＝　１　＋　Ｒ４＾／　Ｒｚ＾）の電圧
を発生するｅＶａはエミッタフォロワ電流源用に挿入さ
れているＭＯＳトランジスタのゲート制御電圧である。

ＢＳ工はメモリセルアレイの選択信号であり、ここでは
図示していないがデコーダ回路の入力の一部と共用し、
該メモリセルアレイのデコーダ全体の選択、非選択と同
期させることができる。チップ全体が待機時またはメモ
リセルアレイが非選択の時はＢＳ□を低電位とし、チッ
プが動作時でかつメモリセルアレイが選択の時は高電位
にする。こうして、選択アレイのエミッタフォロワだけ
からメモリセル続出し電圧を得ることができる。

第５図は４個のメモリセルサブアレイを持つ場合のサブ
アレイから出力回路までのブロック構成を示す。各サブ
アレイからの読出し信号ＲＤ。、「百。、ＲＤ、、ＲＤ
、、ＲＤ、、ＲＤ、、ＲＤ、。

百１−１はそれぞれ回路ブロック１４〜１７に入力され
る。１４〜１７の構成は第４図の回路ブロック２１と同
じである。その出力Ｍ○、ＭＯは１４〜１７でワイヤド
オア接続し、後段の回路１８に接続する。１３は一組の
Ｙデコーダであり、その出力ＹＳは複数のメモリセルサ
ブアレイを共通に制御する。どのサブアレイに属する読
出し回路５゜書込み回路６を選択するか、また読出し・
書込みの制御は、論理回路７．８で、読出し回路選択信
号ＲＣ，〜ＲＣ３、書込み回路選択信号ＷＣ，〜ＷＣ１
とＹＳとの論理をとることにより制御する。

第６図は、第５図における読出し、書込みの論理動作の
タイミング説明図である。（ａ）の読出しサイクルでは
、選択サブアレイのＲＣ，だけが低電位となり、ＲＣ，
〜ＲＣ３、ｗｃ、−ｗｃ３は高電位のままとする。ＲＣ
，とＹＳとを入力に受けている論理回路７からの信号Ｙ
ＳＲにより読出し回路５を起動する。（ｂ）の書込みサ
イクルでは、ＷＣＯだけが低電位となり、ＲＣ，〜ＲＣ
，、ＷＣ。

〜ＷＣ１は高電位のままとする。ＲＣＯはどちらでもよ
い。論理回路８からの信号ＹＳＷにより書込み回路６を
起動する。

後段の出力回路（第５図の１８）では、まず、その初段
でＭＯ１ＭＯ上の信号を例えばバイポーラカレントスイ
ッチで増幅し、その後、入出力のインタフェイスに応じ
て特開昭６２−１１７１９０の第８図に記載されている
ようなＴＴＬインタフェイス呂力回路、また同第１０図
に記載されているようなＥＣＬインタフェイスの出力回
路を用いればよい。

このような回路構成により、選択サブアレイからのメモ
リセル読出し信号をエミッタフォロワのワイヤドオア構
成でＭＯ，ＭＯに取り出すので、後段の高感度、高速の
増幅器の効用と相乗して高速のＢ１ＣＭＯＳメモリセン
ス回路を実現できる。

さらに第４図の回路ブロック２１では低電源電圧でもバ
イポーラが飽和するおそれがなく、３Ｖ程度の電源電圧
でも正常に動作させることができる。

また、アドレスバッファ、デコーダ、クロックトライバ
のような大きな負荷容量を１動するにはバイポーラＣＭ
ＯＳ複合回路によるドライバを用いる。特に先に述べた
実施例は、低電源電圧で動作させるためのメモリセンス
回路に関するものであるので、メモリを構成するその他
の回路に関しても低電源電圧に適するような回路形式の
採用が必要である。

第７図は、低電源電圧動作に好適なバイポーラＣＭＯＳ
ドライバの実施例回路図である。（ａ）は充電側だけを
バイポーラで、（ｂ）は放電側だけをバイポーラで構成
し、低い３〜３．５Ｖ程度の電源電圧でも高速に動作さ
せることのできるドライバ回路である。バイポーラの効
用により（ａ）では立ち上がり側が速く、（ｂ）では立
ち下がり側が速いので、その信号の極性に応じて（ａ）
、（ｂ）を使い分けるとよい。充電側あるいは放電側の
一方はＭＯＳトランジスタＭＮ１゜あるいはＭＰ２゜た
けて行い、出力振幅の電源電圧からの損失を防ぐ。また
、バイポーラと並列に設けたレベル補償用のＭＯＳトラ
ンジスタＭＰ１ｏ、ＭＮ、ｏは最終的な出力レベルをＶ
ｃｃ、またはＶｓｓに保ち。

後段回路の貫通電流をゼロにし、電源電圧の変動に対し
ても出力レベルの追随性をよくするものである。なおＴ
ＴＬ／ＥＣＬと２種類のインタフェイスを配線系マスク
だけのマスタスライス修正で切り換えることができる。

すなわち、入出力回路だけを別しこ設け、それ以外の内
部回路は第４図。

第５図、第７図の回路を共通に使用できる。

ＴＴＬでは例えばＶｃｃ＝３．３Ｖ、ＥＣＬでは例えば
ＶＥＥ＝−３、５Ｖといったほぼ絶対値が等しく、低い
電源電圧で動作するＢｉＣＭＯＳＤＲＡＭあるいはＢｉ
ＣＭＯＳＳＲＡＭを実現できる。

〔発明の効果〕

以上述べたように、本発明によれば、バイポーラエミッ
タフォロワのワイヤドオア論理をとる時の消費電流を減
少させることができる。特にダイナミックメモリ、スタ
ティックメモリ等のセンス回路に用いれば、比較的低い
電源電圧でも、バイポーラトランジスタが飽和せず、高
速に動作させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例回路図、第２図は第１図
回路の動作信号レベルとタイミングを示す図、第３図（
ａ）、（ｂ）、（ｃ）はそれぞれ第１図中の負荷回路の
他の実施例構成図、第４図は本発明の第２の実施例回路
図でバイポーラＣＭＯＳダイナミックメモリのセンス回
路に適用した回路図、第５図はバイポーラＣＭＯＳダイ
ナミックメモリのメモリセルアレイ以降のブロック構成
図、第６図（ａ）、（ｂ）は第５図回路の動作タイミン
グを示す図、第７図（ａ）、（ｂ）はバイポーラＣＭＯ
Ｓドライバの低電源電圧用に改良された回路図、第８図
は従来のＥＣＬ回路図、第９図は従来のバイポーラＣＭ
ＯＳダイナミックメモリのセンス回路図である。 〔符号の説明〕 Ｌｌ・・・負荷回路　　　　ＶＢＴ・・・ベース終端電
圧Ｖｃｃ・・・高位側電源電圧　Ｖｓｓ・・・低位側電
源電圧ＣＥ工〜ＣＥ、ｌ・・・回路選択・非選択制御信
号Ｗ・・・ワード線　　　　　Ｄ、Ｄ・・・データ線Ｐ
Ｃ・・・プリチャージ制御信号 ＨＶＣ・・・プリチャージ電圧 ＰＰ、ＰＮ・・・再書込み回路駆動線 ＲＤ、ＲＤ・・・読出し共通データ線 ＷＤ、ＷＤ・・・書込み共通データ線 ＹＳＲ・・・読出し回路制御信号 ＹＳＷ・・・書込み回路制御信号

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳまたはバイポーラトランジスタによる差動増
   幅回路の出力をエミッタフォロワ回路を介して取り出す
   半導体回路において、上記差動増幅回路の負荷抵抗とエ
   ミッタフォロワトランジスタのベースとの間に第１のＭ
   ＯＳトランジスタを、上記差動増幅回路の低電位信号レ
   ベルより低いレベルを持つ電圧端子と上記ベースとの間
   に第２のＭＯＳトランジスタを設け、上記差動増幅回路
   が選択時には、上記第１のＭＯＳトランジスタをオン、
   第２のＭＯＳトランジスタをオフさせ、上記差動増幅回
   路が非選択時には、上記第１のＭＯＳトランジスタをオ
   フ、第２のＭＯＳトランジスタをオンさせる制御手段を
   具備したことを特徴とする半導体回路。 ２、複数個のＭＯＳメモリセルを行列状に配置したメモ
   リセルアレイの各月毎にデータ線対信号をゲート入力と
   するＭＯＳ差動回路を有し、各月のＭＯＳ差動回路に共
   通の負荷回路においてＭＯＳ差動回路からの電流信号を
   電圧信号に変換し、この電圧信号をエミッタフォロワ回
   路を介して取り出す半導体回路において、上記エミッタ
   フォロワ回路のベース側に請求項１記載の前記第１のＭ
   ＯＳトランジスタ、第２のＭＯＳトランジスタおよび制
   御手段を具備したことを特徴とする半導体回路。 ３、請求項２記載のメモリセルアレイを複数有し、各メ
   モリセルアレイの前記エミッタフォロワ回路のエミッタ
   出力をワイヤドオア接続してなる半導体回路において、
   非選択のメモリセルアレイのエミッタフォロワはカット
   オフとなるようにエミッタフォロワトランジスタのベー
   ス電位を低電位に制御することを特徴とする半導体回路
   。