JPH04346032A - プログラマブル抵抗出力装置 - Google Patents
プログラマブル抵抗出力装置Info
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- JPH04346032A JPH04346032A JP12030891A JP12030891A JPH04346032A JP H04346032 A JPH04346032 A JP H04346032A JP 12030891 A JP12030891 A JP 12030891A JP 12030891 A JP12030891 A JP 12030891A JP H04346032 A JPH04346032 A JP H04346032A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブル抵抗出
力装置に係るものであり、詳しくは抵抗値入力を必要と
する計器（例えば航空計器）の試験をするときのように
、計器検査点における指示誤差試験（決められた入力を
加えた時、正しく針が動作するかの試験）と摩擦誤差試
験（指示のスム―スな動作チェック、及び、序々に入力
を加え、ある検査点に指示針が到達したとき、軽打後指
示針を検査点に合せ直しそのときの入力値のチェック）
を行う必要があるようなときの当該試験時に出力する抵
抗信号につき、例えばコンピュ―タ等の制御手段（以下
「ＣＰＵ」という）のプログラミングによって自動的に
抵抗値を上下させる機能構造からなるプログラマブル抵
抗出力装置に関するものである。
力装置に係るものであり、詳しくは抵抗値入力を必要と
する計器（例えば航空計器）の試験をするときのように
、計器検査点における指示誤差試験（決められた入力を
加えた時、正しく針が動作するかの試験）と摩擦誤差試
験（指示のスム―スな動作チェック、及び、序々に入力
を加え、ある検査点に指示針が到達したとき、軽打後指
示針を検査点に合せ直しそのときの入力値のチェック）
を行う必要があるようなときの当該試験時に出力する抵
抗信号につき、例えばコンピュ―タ等の制御手段（以下
「ＣＰＵ」という）のプログラミングによって自動的に
抵抗値を上下させる機能構造からなるプログラマブル抵
抗出力装置に関するものである。
【０００２】
【従来の技術】従来の航空計器試験時において、抵抗信
号により前記指示誤差試験及び前記摩擦誤差試験を行う
にあたっては、基準抵抗器を手動的にステップ切替しな
がら計器各検査点を正確にチェックし、摩擦誤差のチェ
ックにおいては連続抵抗値可変可能な抵抗装置を手動操
作しながら行っている。
号により前記指示誤差試験及び前記摩擦誤差試験を行う
にあたっては、基準抵抗器を手動的にステップ切替しな
がら計器各検査点を正確にチェックし、摩擦誤差のチェ
ックにおいては連続抵抗値可変可能な抵抗装置を手動操
作しながら行っている。
【０００３】
【発明が解決しようとする課題】このような従来の技術
手段は作業性を著しく阻害することとなる。つまり、指
示誤差試験においては、固定抵抗の切替で信号を入力し
ていたために針が検査点から次の検査点まで飛んでしま
う。又、摩擦誤差試験においては、可変抵抗で序々に抵
抗値を上げ指示針が検査点に到達した後、軽打し再び指
示針をポイントに合せ、軽打後の入力抵抗値を確認しな
ければならない。そしてこれ等の試験を一度に行うこと
はできない。
手段は作業性を著しく阻害することとなる。つまり、指
示誤差試験においては、固定抵抗の切替で信号を入力し
ていたために針が検査点から次の検査点まで飛んでしま
う。又、摩擦誤差試験においては、可変抵抗で序々に抵
抗値を上げ指示針が検査点に到達した後、軽打し再び指
示針をポイントに合せ、軽打後の入力抵抗値を確認しな
ければならない。そしてこれ等の試験を一度に行うこと
はできない。
【０００４】ところでこのような問題点を解決するため
に、前記夫々の検査方法を組合せた形、即ち、可変抵抗
器とモ―タを組合せたモ―タポテンショメ―タで電気的
に抵抗値の上下操作を行うような構成とし、当該被測定
計器に供給し、必要な各指示点における抵抗値をその都
度デジボル（デジタルボルトメ―タ）等を用いて読込み
規定値と比較することが可能な試験装置を考えることが
できる。
に、前記夫々の検査方法を組合せた形、即ち、可変抵抗
器とモ―タを組合せたモ―タポテンショメ―タで電気的
に抵抗値の上下操作を行うような構成とし、当該被測定
計器に供給し、必要な各指示点における抵抗値をその都
度デジボル（デジタルボルトメ―タ）等を用いて読込み
規定値と比較することが可能な試験装置を考えることが
できる。
【０００５】この場合、被測定計器内部の抵抗と試験装
置の抵抗との間で合成抵抗が形成されるため、この接続
状態を維持させたままではこのような試験装置で正確な
抵抗値を得ることができないので、各指示点チェック時
、当該被測定計器を１指示点測定毎に一旦当該被測定計
器と試験装置との関係を外して指示点抵抗値を読込む必
要がある。勿論実質的には計器と試験装置の接続関係は
保ちながら、装置内部において前記切離操作がスイッチ
等を用いて行なわれるような構造とする必要があるが。 従って装置が大掛かりなものとなることは避けられない
。又、この場合、抵抗値可変のために用いられるモ―タ
が余計に回る（止めたい位置で止められない）というこ
とを避けるための制御回路等を必要とする等、そのため
の構成の複雑化があるなど実現に際しては難しい面が多
々ある。
置の抵抗との間で合成抵抗が形成されるため、この接続
状態を維持させたままではこのような試験装置で正確な
抵抗値を得ることができないので、各指示点チェック時
、当該被測定計器を１指示点測定毎に一旦当該被測定計
器と試験装置との関係を外して指示点抵抗値を読込む必
要がある。勿論実質的には計器と試験装置の接続関係は
保ちながら、装置内部において前記切離操作がスイッチ
等を用いて行なわれるような構造とする必要があるが。 従って装置が大掛かりなものとなることは避けられない
。又、この場合、抵抗値可変のために用いられるモ―タ
が余計に回る（止めたい位置で止められない）というこ
とを避けるための制御回路等を必要とする等、そのため
の構成の複雑化があるなど実現に際しては難しい面が多
々ある。
【０００６】本発明は、従来の技術の有するこのような
問題点に鑑みてなされたものであり、その目的とすると
ころは、被測定計器である航空計器に試験抵抗値を出力
するにあたり、その抵抗値信号をＣＰＵによって自動的
に且つ高精度に供給できるようにした機能構造から成る
プログラマブル抵抗出力装置を提供するものである。
問題点に鑑みてなされたものであり、その目的とすると
ころは、被測定計器である航空計器に試験抵抗値を出力
するにあたり、その抵抗値信号をＣＰＵによって自動的
に且つ高精度に供給できるようにした機能構造から成る
プログラマブル抵抗出力装置を提供するものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ベ―ス抵抗（Ｒ１ ）のみから成るベ―
ス抵抗回路と、該ベ―ス抵抗回路に並列に、複数配置さ
れる、組合用抵抗（Ｒ２，…Ｒｎ ）及び制御手段によ
って制御されるリレ―の接点（ＲＬ２，…，ＲＬｎ）が
直列接続された回路とから成り、これら各抵抗相互の抵
抗値関係はＲ１ ＝Ｒ１ ，Ｒ２ ＝２Ｒ１ ，…，Ｒ
ｎ ＝２Ｒｎ−１ から成ることを特徴とし、前記制御
手段によって、前記リレ―接点が全て“オフ制御”され
るときに前記ベ―ス抵抗の抵抗値のみが最大値の抵抗出
力となり、少なくとも１つのリレ―接点が“オン制御”
されるときにその部分の前記組合用抵抗と前記ベ―ス抵
抗の抵抗値との合成抵抗値が抵抗出力となり、前記リレ
―接点が全て“オン制御”されるときに前記合成抵抗値
が前記最大値の略半分の値の最小値（合成抵抗値が使用
する抵抗値の数に基づき前記最大値の半分の値に近い最
小値）として抵抗出力されるプログラマブル抵抗出力装
置である。
に、本発明は、ベ―ス抵抗（Ｒ１ ）のみから成るベ―
ス抵抗回路と、該ベ―ス抵抗回路に並列に、複数配置さ
れる、組合用抵抗（Ｒ２，…Ｒｎ ）及び制御手段によ
って制御されるリレ―の接点（ＲＬ２，…，ＲＬｎ）が
直列接続された回路とから成り、これら各抵抗相互の抵
抗値関係はＲ１ ＝Ｒ１ ，Ｒ２ ＝２Ｒ１ ，…，Ｒ
ｎ ＝２Ｒｎ−１ から成ることを特徴とし、前記制御
手段によって、前記リレ―接点が全て“オフ制御”され
るときに前記ベ―ス抵抗の抵抗値のみが最大値の抵抗出
力となり、少なくとも１つのリレ―接点が“オン制御”
されるときにその部分の前記組合用抵抗と前記ベ―ス抵
抗の抵抗値との合成抵抗値が抵抗出力となり、前記リレ
―接点が全て“オン制御”されるときに前記合成抵抗値
が前記最大値の略半分の値の最小値（合成抵抗値が使用
する抵抗値の数に基づき前記最大値の半分の値に近い最
小値）として抵抗出力されるプログラマブル抵抗出力装
置である。
【０００８】
【実施例】実施例について図面を参照して説明する。図
１は本発明のプログラマブル抵抗出力装置の具体的な実
施例を示す図である。 図２は本発明の更に発展的な
プログラマブル抵抗出力装置の具体的な実施例を示す図
である。図３は本発明の説明に供するフロ―チャ―トで
ある。図４は本発明のその他の実施例の説明に供する図
である。
１は本発明のプログラマブル抵抗出力装置の具体的な実
施例を示す図である。 図２は本発明の更に発展的な
プログラマブル抵抗出力装置の具体的な実施例を示す図
である。図３は本発明の説明に供するフロ―チャ―トで
ある。図４は本発明のその他の実施例の説明に供する図
である。
【０００９】図１において、Ｒ１ はベ―ス抵抗である
。 Ｒ２ （ＬＳＢ），…Ｒｎ （ＭＳＢ）は組合用抵抗で
ある。ＲＬ２，…，ＲＬｎは図示しないＣＰＵの出力ビ
ットによって制御されるリレ―の接点である。従って、
この回路構成の全体は、ベ―ス抵抗Ｒ１ のみから成る
ベ―ス抵抗回路と、このベ―ス抵抗回路に並列に、複数
配置される、組合用抵抗Ｒ２ ，…Ｒｎ 及びＣＰＵに
よって制御されるリレ―の接点ＲＬ２，…，ＲＬｎが直
列接続された回路とから成る。
。 Ｒ２ （ＬＳＢ），…Ｒｎ （ＭＳＢ）は組合用抵抗で
ある。ＲＬ２，…，ＲＬｎは図示しないＣＰＵの出力ビ
ットによって制御されるリレ―の接点である。従って、
この回路構成の全体は、ベ―ス抵抗Ｒ１ のみから成る
ベ―ス抵抗回路と、このベ―ス抵抗回路に並列に、複数
配置される、組合用抵抗Ｒ２ ，…Ｒｎ 及びＣＰＵに
よって制御されるリレ―の接点ＲＬ２，…，ＲＬｎが直
列接続された回路とから成る。
【００１０】そして各抵抗の相互の抵抗値［Ω］の関係
は、Ｒ１ ＝Ｒ１，Ｒ２ ＝２Ｒ１ ，Ｒ３ ＝２Ｒ２
，Ｒ４ ＝２Ｒ３ ，…，Ｒｎ ＝２Ｒｎ−１ とな
っているものとする。
は、Ｒ１ ＝Ｒ１，Ｒ２ ＝２Ｒ１ ，Ｒ３ ＝２Ｒ２
，Ｒ４ ＝２Ｒ３ ，…，Ｒｎ ＝２Ｒｎ−１ とな
っているものとする。
【００１１】このときにおいて、ＣＰＵによって、リレ
―接点が全て“オフ制御”されるときはベ―ス抵抗の抵
抗値Ｒ１ のみが最大値の抵抗出力される。これ以外、
即ち、少なくとも１つのリレ―接点が“オン制御”され
るときにその部分の前記組合用抵抗と前記ベ―ス抵抗Ｒ
１ の抵抗値との合成抵抗が値が抵抗出力される。又、
前記リレ―接点が全て“オン制御”されるときに前記合
成抵抗値が前記最大値の略半分の値の最小値として抵抗
出力される。つまり、合成抵抗の最小値は、リレ―接点
が“全てオン制御”された時の値“約Ｒ１ ／２［Ω］
”である。尚、当然のことながら、抵抗とリレ―接点か
ら成る直列回路を多数並列配列する程、そのときに得ら
れる合成抵抗値の分解能は高くなる。
―接点が全て“オフ制御”されるときはベ―ス抵抗の抵
抗値Ｒ１ のみが最大値の抵抗出力される。これ以外、
即ち、少なくとも１つのリレ―接点が“オン制御”され
るときにその部分の前記組合用抵抗と前記ベ―ス抵抗Ｒ
１ の抵抗値との合成抵抗が値が抵抗出力される。又、
前記リレ―接点が全て“オン制御”されるときに前記合
成抵抗値が前記最大値の略半分の値の最小値として抵抗
出力される。つまり、合成抵抗の最小値は、リレ―接点
が“全てオン制御”された時の値“約Ｒ１ ／２［Ω］
”である。尚、当然のことながら、抵抗とリレ―接点か
ら成る直列回路を多数並列配列する程、そのときに得ら
れる合成抵抗値の分解能は高くなる。
【００１２】図１において、Ａは、各抵抗の抵抗値が、
Ｒ１ ＝Ｒ１ ［Ω］，Ｒ２ ＝２Ｒ１ ［Ω］，Ｒ３
＝２Ｒ２ ［Ω］，…，Ｒ１３＝２Ｒ１２［Ω］の関
係にあって、これに直列接続される各リレ―接点はＣＰ
Ｕの出力（１２ビット（ＬＳＢ／Ｄ１ 〜Ｄ１２））で
制御され、即ちリレ―接点ＲＬ２（ＬＳＢ ／例えばＣ
ＰＵ出力ビットが“０００１Ｈ），同ＲＬ３（Ｄ１ ／
例えばＣＰＵ出力ビットが“０００２Ｈ），…，同ＲＬ
１３ （Ｄ１２／例えばＣＰＵ出力ビットが“０ＦＦＦ
Ｈ）から成り、合成抵抗値として“約Ｒ１ ／２［Ω］
（最小値）〜Ｒ１ ［Ω］（最大値）”を出力端Ｔ１
，Ｔ２ から出力することができる第１の合成抵抗出力
部（以下「Ａブロック」という）である。
Ｒ１ ＝Ｒ１ ［Ω］，Ｒ２ ＝２Ｒ１ ［Ω］，Ｒ３
＝２Ｒ２ ［Ω］，…，Ｒ１３＝２Ｒ１２［Ω］の関
係にあって、これに直列接続される各リレ―接点はＣＰ
Ｕの出力（１２ビット（ＬＳＢ／Ｄ１ 〜Ｄ１２））で
制御され、即ちリレ―接点ＲＬ２（ＬＳＢ ／例えばＣ
ＰＵ出力ビットが“０００１Ｈ），同ＲＬ３（Ｄ１ ／
例えばＣＰＵ出力ビットが“０００２Ｈ），…，同ＲＬ
１３ （Ｄ１２／例えばＣＰＵ出力ビットが“０ＦＦＦ
Ｈ）から成り、合成抵抗値として“約Ｒ１ ／２［Ω］
（最小値）〜Ｒ１ ［Ω］（最大値）”を出力端Ｔ１
，Ｔ２ から出力することができる第１の合成抵抗出力
部（以下「Ａブロック」という）である。
【００１３】Ｂは、各抵抗の抵抗値が、Ｒ１４＝２Ｒ１
［Ω］，Ｒ１５＝２Ｒ１４［Ω］，Ｒ１６＝２Ｒ１５
［Ω］，…，Ｒ２６＝２Ｒ２５［Ω］の関係にあって、
これに直列接続される各リレ―接点はＣＰＵの出力（１
２ビット（ＬＳＢ／Ｄ１ 〜Ｄ１２））で制御され、即
ち各リレ―接点ＲＬ１５ （ＬＳＢ ／例えばＣＰＵ出
力ビットが“１００１Ｈ），同ＲＬ１６ （Ｄ１ ／例
えばＣＰＵ出力ビットが“１００２Ｈ），…，同ＲＬ２
６ （Ｄ１２／例えばＣＰＵ出力ビットが“１ＦＦＦＨ
）から成り、合成抵抗値としてＡブロックの合成抵抗値
の２倍の合成抵抗値、即ち、“約２（Ｒ１ ／２）［Ω
］（最小値）〜２（Ｒ１ ）［Ω］（最大値）”を出力
端Ｔ１ ，Ｔ２ から出力することができる第２の合成
抵抗出力部（以下「Ｂブロック」という）である。
［Ω］，Ｒ１５＝２Ｒ１４［Ω］，Ｒ１６＝２Ｒ１５
［Ω］，…，Ｒ２６＝２Ｒ２５［Ω］の関係にあって、
これに直列接続される各リレ―接点はＣＰＵの出力（１
２ビット（ＬＳＢ／Ｄ１ 〜Ｄ１２））で制御され、即
ち各リレ―接点ＲＬ１５ （ＬＳＢ ／例えばＣＰＵ出
力ビットが“１００１Ｈ），同ＲＬ１６ （Ｄ１ ／例
えばＣＰＵ出力ビットが“１００２Ｈ），…，同ＲＬ２
６ （Ｄ１２／例えばＣＰＵ出力ビットが“１ＦＦＦＨ
）から成り、合成抵抗値としてＡブロックの合成抵抗値
の２倍の合成抵抗値、即ち、“約２（Ｒ１ ／２）［Ω
］（最小値）〜２（Ｒ１ ）［Ω］（最大値）”を出力
端Ｔ１ ，Ｔ２ から出力することができる第２の合成
抵抗出力部（以下「Ｂブロック」という）である。
【００１４】ＳＷ１ は、ＡブロックとＢブロックの切
替を１３ビット（Ｄ１３／ＭＳＢ ／例えばＣＰＵ出力
ビットが“１０００Ｈ）目で行なう切替スイッチである
。
替を１３ビット（Ｄ１３／ＭＳＢ ／例えばＣＰＵ出力
ビットが“１０００Ｈ）目で行なう切替スイッチである
。
【００１５】従ってこの回路は、１３ビット（Ｄ１３／
ＭＳＢ）で約Ｒ１ ／２［Ω］〜２Ｒ１ ［Ω］の抵抗
信号が出力制御される構成となる。尚、各リレ―接点は
、ＣＰＵの出力ビットが“０”の時非励磁となり接点オ
ン制御され、“１”の時励磁されて接点オフ制御される
ように構成される。
ＭＳＢ）で約Ｒ１ ／２［Ω］〜２Ｒ１ ［Ω］の抵抗
信号が出力制御される構成となる。尚、各リレ―接点は
、ＣＰＵの出力ビットが“０”の時非励磁となり接点オ
ン制御され、“１”の時励磁されて接点オフ制御される
ように構成される。
【００１６】このような構成において、動作時の出力端
Ｔ１ ，Ｔ２ から出力される抵抗値をみる。
Ｔ１ ，Ｔ２ から出力される抵抗値をみる。
【００１７】（イ）ＣＰＵの出力ビットが“００００Ｈ
”のときは、Ａブロックのリレ―接点は出力ビットが全
て“０”のため、非励磁で接点オン状態に制御される。 この結果、出力端Ｔ１ ，Ｔ２ 間からは、Ａブロック
全抵抗の合成抵抗値が得られる。即ち、抵抗値は前記す
るように“Ｒｎ ＝２Ｒｎ−１ ”の形で設定している
から、約Ｒ１ ／２［Ω］となる。制御ビットが多い程
限りなくＲ１ ／２に近くなり、分解能も高くなる。
”のときは、Ａブロックのリレ―接点は出力ビットが全
て“０”のため、非励磁で接点オン状態に制御される。 この結果、出力端Ｔ１ ，Ｔ２ 間からは、Ａブロック
全抵抗の合成抵抗値が得られる。即ち、抵抗値は前記す
るように“Ｒｎ ＝２Ｒｎ−１ ”の形で設定している
から、約Ｒ１ ／２［Ω］となる。制御ビットが多い程
限りなくＲ１ ／２に近くなり、分解能も高くなる。
【００１８】（ロ）ＣＰＵの出力ビットを、この“００
００Ｈ”から“０００１Ｈ”，“０００２Ｈ”，“００
０３Ｈ”，…と次第に出力ビットを１ビットづつ順に上
げていくに従って、合成抵抗値は上昇することとなる。
００Ｈ”から“０００１Ｈ”，“０００２Ｈ”，“００
０３Ｈ”，…と次第に出力ビットを１ビットづつ順に上
げていくに従って、合成抵抗値は上昇することとなる。
【００１９】（ハ）“０ＦＦＦＨ”のときにＡブロック
のリレ―は全て励磁され（全リレ―接点オフ制御）、結
局Ｒ１ の抵抗値が最大抵抗値として出力される。
のリレ―は全て励磁され（全リレ―接点オフ制御）、結
局Ｒ１ の抵抗値が最大抵抗値として出力される。
【００２０】（ニ）更にＣＰＵの出力ビットが“１００
０Ｈ”となったときには、今度はＢブロックの全ての抵
抗の合成抵抗が出力される。それが“約２（ＲＴ１ ／
２）［Ω］”であり、Ｒ１ より若干高い値となる。
０Ｈ”となったときには、今度はＢブロックの全ての抵
抗の合成抵抗が出力される。それが“約２（ＲＴ１ ／
２）［Ω］”であり、Ｒ１ より若干高い値となる。
【００２１】（ホ）以後上述のＡブロックの動作と同様
にして、最終的にＣＰＵの出力ビットが“１ＦＦＦＨ”
となったときにＢブロックのリレ―は全て励磁され（全
リレ―接点オフ制御）、結局この回路の最大抵抗値“約
２（Ｒ１ ）［Ω］”となって出力される。
にして、最終的にＣＰＵの出力ビットが“１ＦＦＦＨ”
となったときにＢブロックのリレ―は全て励磁され（全
リレ―接点オフ制御）、結局この回路の最大抵抗値“約
２（Ｒ１ ）［Ω］”となって出力される。
【００２２】航空計器の試験時において、■出力端Ｔ１
，Ｔ２ 間を計器に接続し、■ＣＰＵ出力を“０００
０Ｈ”から順にビットを上げていき（出力抵抗が上昇す
る）、■計器の指示針が検査点（例えば図３で示すよう
にＣＰＵの出力ビットが“０１２４Ｈ”）になったとき
、■ＣＰＵによって現在立っているビットを判断（ビッ
トが立っているということはリレ―接点はオフ状態に制
御されている）し、■ビットが立っている箇所の抵抗値
を除いた合成抵抗を計算、例えば、前記“０１２４Ｈ”
であれば、“０００００（Ｒ１３）００１（Ｒ１０）０
０１（Ｒ７）００１（Ｒ４）００（Ｒ２）”となるから
、“１”のビットに直結している抵抗を除いた合成抵抗
、即ち、“１／｛（１／Ｒ１）＋（１／Ｒ２）＋（１／
Ｒ３）＋（１／Ｒ５）＋（１／Ｒ６）＋（１／Ｒ８）＋
（１／Ｒ９）＋（１／Ｒ１１）＋（１／Ｒ１２）＋（１
／Ｒ１３）｝”［Ω］を計算し、■予め定められている
抵抗値（規定値）との比較を行い、誤差を判定する。
，Ｔ２ 間を計器に接続し、■ＣＰＵ出力を“０００
０Ｈ”から順にビットを上げていき（出力抵抗が上昇す
る）、■計器の指示針が検査点（例えば図３で示すよう
にＣＰＵの出力ビットが“０１２４Ｈ”）になったとき
、■ＣＰＵによって現在立っているビットを判断（ビッ
トが立っているということはリレ―接点はオフ状態に制
御されている）し、■ビットが立っている箇所の抵抗値
を除いた合成抵抗を計算、例えば、前記“０１２４Ｈ”
であれば、“０００００（Ｒ１３）００１（Ｒ１０）０
０１（Ｒ７）００１（Ｒ４）００（Ｒ２）”となるから
、“１”のビットに直結している抵抗を除いた合成抵抗
、即ち、“１／｛（１／Ｒ１）＋（１／Ｒ２）＋（１／
Ｒ３）＋（１／Ｒ５）＋（１／Ｒ６）＋（１／Ｒ８）＋
（１／Ｒ９）＋（１／Ｒ１１）＋（１／Ｒ１２）＋（１
／Ｒ１３）｝”［Ω］を計算し、■予め定められている
抵抗値（規定値）との比較を行い、誤差を判定する。
【００２３】本発明は以上説明したものに限定されない
。例えば第４図のように構成することもできる。
。例えば第４図のように構成することもできる。
【００２４】即ち、図４は図１の回路の構成（これを例
えばＮｏ１回路とする）を複数組｛図ではＮｏ１回路と
，新たに加えた同一の回路（これをＮｏ２回路とする）
の２回路｝配置して、次のような方法で抵抗を測定する
ようにしてもよい。
えばＮｏ１回路とする）を複数組｛図ではＮｏ１回路と
，新たに加えた同一の回路（これをＮｏ２回路とする）
の２回路｝配置して、次のような方法で抵抗を測定する
ようにしてもよい。
【００２５】（イ）２回路共ＣＰＵの同一出力ビットで
制御する。このとき、Ｎｏ１回路を例えば図示しない指
示計に接続しておきビットアップさせて動作させる。
制御する。このとき、Ｎｏ１回路を例えば図示しない指
示計に接続しておきビットアップさせて動作させる。
【００２６】（ロ）指示計の針が検査点に達したときに
Ｎｏ２回路に切替える。尚、このときにＮｏ１回路とＮ
ｏ２回路の出力抵抗はほぼ同一であり指示計の針が動く
程の誤差はないとする。
Ｎｏ２回路に切替える。尚、このときにＮｏ１回路とＮ
ｏ２回路の出力抵抗はほぼ同一であり指示計の針が動く
程の誤差はないとする。
【００２７】（ハ）Ｎｏ２回路で指示計を検査点に止め
ておいて、その間にＮｏ１回路の出力端をデジボル等の
測定器Ｍで実測して処理する。
ておいて、その間にＮｏ１回路の出力端をデジボル等の
測定器Ｍで実測して処理する。
【００２８】（ニ）その後、再びＮｏ１回路を指示計に
接続してビットアップさせる。
接続してビットアップさせる。
【００２９】このような方法であれば、各ビットで抵抗
値を計算することもなく、ソフトが簡単になり、より正
確な値が実測できる。又、実測中においても見た目に指
示針は動かないので使用者も違和感を持たない。
値を計算することもなく、ソフトが簡単になり、より正
確な値が実測できる。又、実測中においても見た目に指
示針は動かないので使用者も違和感を持たない。
【００３０】尚、以上の説明においては航空計器をもと
に説明したが、これに使用を限定されないものであるこ
とは以上の説明からも明らかである。
に説明したが、これに使用を限定されないものであるこ
とは以上の説明からも明らかである。
【００３１】
【発明の効果】本発明は、以上説明したように構成され
ているので、次に記載するような効果を奏する。 （イ）ＣＰＵで序々に抵抗値を上げ、指示針が検査点に
到達したら抵抗値を読み（軽打前の値）、軽打後、指示
針が変化したらＣＰＵによって出力ビットを変化させて
再び指示針を合せ抵抗値を読む（軽打後の値＝指示誤差
の値）というような操作ができる。つまり、従来可変抵
抗器を用いて手動で行っていた抵抗出力変化がＣＰＵに
よって自動的に変化させることができるから検査の容易
化に格別の効果を得ることができる。 （ロ）従って、指示誤差試験時における針が検査点から
次の検査点まで飛んでしまうこともないし、摩擦誤差試
験時における序々に抵抗値を上げ指示針が検査点に到達
した後の確認も素早くでき、当然のことながら、これ等
の試験を一度に行うことができるから検査時間の大幅な
短縮が計れる。
ているので、次に記載するような効果を奏する。 （イ）ＣＰＵで序々に抵抗値を上げ、指示針が検査点に
到達したら抵抗値を読み（軽打前の値）、軽打後、指示
針が変化したらＣＰＵによって出力ビットを変化させて
再び指示針を合せ抵抗値を読む（軽打後の値＝指示誤差
の値）というような操作ができる。つまり、従来可変抵
抗器を用いて手動で行っていた抵抗出力変化がＣＰＵに
よって自動的に変化させることができるから検査の容易
化に格別の効果を得ることができる。 （ロ）従って、指示誤差試験時における針が検査点から
次の検査点まで飛んでしまうこともないし、摩擦誤差試
験時における序々に抵抗値を上げ指示針が検査点に到達
した後の確認も素早くでき、当然のことながら、これ等
の試験を一度に行うことができるから検査時間の大幅な
短縮が計れる。
【図１】本発明のプログラマブル抵抗出力装置の具体的
な実施例を示す図である。
な実施例を示す図である。
【図２】本発明の更に発展的なプログラマブル抵抗出力
装置の具体的な実施例を示す図である。
装置の具体的な実施例を示す図である。
【図３】本発明の説明に供するフロ―チャ―トである。
【図４】図４は本発明のその他の実施例の説明に供する
図である。
図である。
Ａ 第１の合成抵抗出力部（Ａブロック）Ｂ 第２
の合成抵抗出力部（Ｂブロック）ＳＷ１ 切替スイ
ッチ
の合成抵抗出力部（Ｂブロック）ＳＷ１ 切替スイ
ッチ
Claims (1)
- 【請求項１】 ベ―ス抵抗（Ｒ１ ）のみから成るベ
―ス抵抗回路と、該ベ―ス抵抗回路に並列に、複数配置
される、組合用抵抗（Ｒ２ ，…Ｒｎ ）及び制御手段
によって制御されるリレ―の接点（ＲＬ２，…，ＲＬｎ
）が直列接続された回路とから成り、これら各抵抗相互
の抵抗値関係はＲ１＝Ｒ１ ，Ｒ２ ＝２Ｒ１ ，…，
Ｒｎ ＝２Ｒｎ−１ から成ることを特徴とし、前記制
御手段によって、前記リレ―接点が全て“オフ制御”さ
れるときに前記ベ―ス抵抗の抵抗値のみが最大値の抵抗
出力となり、少なくとも１つのリレ―接点が“オン制御
”されるときにその部分の前記組合用抵抗と前記ベ―ス
抵抗の抵抗値との合成抵抗値が抵抗出力となり、前記リ
レ―接点が全て“オン制御”されるときに前記合成抵抗
値が使用する抵抗値の数に基づき前記最大値の半分の値
に近い最小値として抵抗出力されるプログラマブル抵抗
出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12030891A JPH04346032A (ja) | 1991-05-24 | 1991-05-24 | プログラマブル抵抗出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12030891A JPH04346032A (ja) | 1991-05-24 | 1991-05-24 | プログラマブル抵抗出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346032A true JPH04346032A (ja) | 1992-12-01 |
Family
ID=14783027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12030891A Pending JPH04346032A (ja) | 1991-05-24 | 1991-05-24 | プログラマブル抵抗出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103984250A (zh) * | 2014-04-28 | 2014-08-13 | 广东电网公司中山供电局 | 多档位电阻输出装置、检测系统 |
-
1991
- 1991-05-24 JP JP12030891A patent/JPH04346032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103984250A (zh) * | 2014-04-28 | 2014-08-13 | 广东电网公司中山供电局 | 多档位电阻输出装置、检测系统 |
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