JPH04344271A - カラーページプリンタ - Google Patents
カラーページプリンタInfo
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- JPH04344271A JPH04344271A JP11748791A JP11748791A JPH04344271A JP H04344271 A JPH04344271 A JP H04344271A JP 11748791 A JP11748791 A JP 11748791A JP 11748791 A JP11748791 A JP 11748791A JP H04344271 A JPH04344271 A JP H04344271A
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- 230000015654 memory Effects 0.000 claims abstract description 46
- 239000003086 colorant Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 6
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 6
- 101150046378 RAM1 gene Proteins 0.000 description 6
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Handling Of Cut Paper (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、各種色毎に印字データ
を格納するメモリを設けたカラーページプリンタに関す
る。
を格納するメモリを設けたカラーページプリンタに関す
る。
【０００２】
【従来の技術】従来、この種のカラーページプリンタと
しては、例えば図４に示すように用紙１頁分全体に印字
するデータ量の略半分の容量のメモリ１を各色に対応し
て複数設け、ある色の印字データに対してメモリ１に図
５の（ａ） 及び（ｂ） に細い実線ラインで示すよう
に印字データを格納し、先に格納した点線ラインで示す
部分の印字データを呼出して印字するとともに、その呼
出した部分のメモリ領域をソフトウエアで管理し、メモ
リ１に対して最後まで印字データが格納されると図５の
（ｃ） に太い実線ラインで示すように呼出した部分の
メモリ領域に続く印字データを順次格納することにより
対処するものが知られている。
しては、例えば図４に示すように用紙１頁分全体に印字
するデータ量の略半分の容量のメモリ１を各色に対応し
て複数設け、ある色の印字データに対してメモリ１に図
５の（ａ） 及び（ｂ） に細い実線ラインで示すよう
に印字データを格納し、先に格納した点線ラインで示す
部分の印字データを呼出して印字するとともに、その呼
出した部分のメモリ領域をソフトウエアで管理し、メモ
リ１に対して最後まで印字データが格納されると図５の
（ｃ） に太い実線ラインで示すように呼出した部分の
メモリ領域に続く印字データを順次格納することにより
対処するものが知られている。
【０００３】また通常、用紙に対する印字領域が用紙１
頁分全体よりも小さいことを見越して、また低コスト化
を図ることからも、用紙１頁分全体を印字する容量より
も若干少ない容量のメモリを設けて対処するものも知ら
れている。
頁分全体よりも小さいことを見越して、また低コスト化
を図ることからも、用紙１頁分全体を印字する容量より
も若干少ない容量のメモリを設けて対処するものも知ら
れている。
【０００４】
【発明が解決しようとする課題】前者のものでは、メモ
リ１の格納されるデータがあふれることを防止するため
にメモリ１に対するデータの格納速度とメモリ１からの
データの呼出し速度、すなわち印字データの受信速度と
印字速度との間で同期をとる必要があり、制御が面倒と
なる問題があった。また後者のものでは、印字領域が用
紙１頁全体の領域よりも狭いため、用紙１頁全体の領域
に対して印字を行うことができず不便であった。
リ１の格納されるデータがあふれることを防止するため
にメモリ１に対するデータの格納速度とメモリ１からの
データの呼出し速度、すなわち印字データの受信速度と
印字速度との間で同期をとる必要があり、制御が面倒と
なる問題があった。また後者のものでは、印字領域が用
紙１頁全体の領域よりも狭いため、用紙１頁全体の領域
に対して印字を行うことができず不便であった。
【０００５】そこで本発明は、受信速度と印字速度との
間で同期をとる必要はなく、また用紙に対してスペース
をあまり開けること無く全体に印字を行うことも確実に
でき、しかもメモリを有効に使用できるカラーページプ
リンタを提供しようとするものである。
間で同期をとる必要はなく、また用紙に対してスペース
をあまり開けること無く全体に印字を行うことも確実に
でき、しかもメモリを有効に使用できるカラーページプ
リンタを提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明は、用紙１頁分全
体に印字するには若干満たない量の印字データを格納す
る色毎に対応した複数の基本メモリと、この各基本メモ
リに対して共通に設けられ、各基本メモリに格納すべき
印字データの量が基本メモリの容量を越えるときその越
える印字データを各基本メモリ毎に分割して格納する比
較的容量の小さい拡張メモリと、各基本メモリと拡張メ
モリの対応する分割領域に対してリニアなアドレス指定
を行うアドレス指定手段を設け、アドレス指定手段によ
るアドレス指定に基づいて各基本メモリ及び拡張メモリ
から各種色の印字データを呼出すものである。
体に印字するには若干満たない量の印字データを格納す
る色毎に対応した複数の基本メモリと、この各基本メモ
リに対して共通に設けられ、各基本メモリに格納すべき
印字データの量が基本メモリの容量を越えるときその越
える印字データを各基本メモリ毎に分割して格納する比
較的容量の小さい拡張メモリと、各基本メモリと拡張メ
モリの対応する分割領域に対してリニアなアドレス指定
を行うアドレス指定手段を設け、アドレス指定手段によ
るアドレス指定に基づいて各基本メモリ及び拡張メモリ
から各種色の印字データを呼出すものである。
【０００７】
【作用】このような構成の本発明においては、用紙１頁
全体の領域よりも狭い領域にカラー印字する場合には各
基本メモリに各種色の印字データを格納しつつカラー印
字ができる。また略用紙１頁全体の領域に対してカラー
印字を行う場合には各基本メモリに各種色の印字データ
を格納するとともに拡張メモリの領域を各基本メモリに
対応して分割し、その各分割領域に各基本メモリからあ
ふれる印字データを格納する。このとき各基本メモリと
拡張メモリの対応する分割領域に対してリニアなアドレ
ス指定を行う。
全体の領域よりも狭い領域にカラー印字する場合には各
基本メモリに各種色の印字データを格納しつつカラー印
字ができる。また略用紙１頁全体の領域に対してカラー
印字を行う場合には各基本メモリに各種色の印字データ
を格納するとともに拡張メモリの領域を各基本メモリに
対応して分割し、その各分割領域に各基本メモリからあ
ふれる印字データを格納する。このとき各基本メモリと
拡張メモリの対応する分割領域に対してリニアなアドレ
ス指定を行う。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【０００９】図１において１１は制御部本体を構成する
ＣＰＵ（中央処理装置）、１２はこのＣＰＵ１１が各部
を制御するためのプログラムデータ等が格納されたＲＯ
Ｍ（リード・オンリー・メモリ）、１３は印字データを
除く各種データを処理のために格納するＲＡＭ（ランダ
ム・アクセス・メモリ）、１４はアドレス指定手段を構
成するアドレス・チェンジ・ロジック、１５はデータ・
トランシーバ、１６はデコーダ、１７はベースＲＡＭ１
、１８はベースＲＡＭ２ 、１９はベースＲＡＭ３
、２０はベースＲＡＭ４ 、２１は拡張メモリとしての
拡張ＲＡＭ、２２はＩ／Ｏポートである。前記ベースＲ
ＡＭ１ １７、ベースＲＡＭ２ １８、ベースＲＡＭ３
１９及びベースＲＡＭ４ ２０は基本メモリを構成し
、例えば１ＭバイトのＤＲＡＭで構成されている。また
前記拡張ＲＡＭ２１は例えば２５６バイトのＤＲＡＭで
構成されている。
ＣＰＵ（中央処理装置）、１２はこのＣＰＵ１１が各部
を制御するためのプログラムデータ等が格納されたＲＯ
Ｍ（リード・オンリー・メモリ）、１３は印字データを
除く各種データを処理のために格納するＲＡＭ（ランダ
ム・アクセス・メモリ）、１４はアドレス指定手段を構
成するアドレス・チェンジ・ロジック、１５はデータ・
トランシーバ、１６はデコーダ、１７はベースＲＡＭ１
、１８はベースＲＡＭ２ 、１９はベースＲＡＭ３
、２０はベースＲＡＭ４ 、２１は拡張メモリとしての
拡張ＲＡＭ、２２はＩ／Ｏポートである。前記ベースＲ
ＡＭ１ １７、ベースＲＡＭ２ １８、ベースＲＡＭ３
１９及びベースＲＡＭ４ ２０は基本メモリを構成し
、例えば１ＭバイトのＤＲＡＭで構成されている。また
前記拡張ＲＡＭ２１は例えば２５６バイトのＤＲＡＭで
構成されている。
【００１０】前記ＣＰＵ１１と前記ＲＯＭ１２、ＲＡＭ
１３、アドレス・チェンジ・ロジック１４、デコーダ１
６とはアドレス・バスライン２３、データ・バスライン
２４及びコントロール・バスライン２５を介して接続さ
れ、前記ＣＰＵ１１と前記データ・トランシーバ１５と
はデータ・バスライン２４及びコントロール・バスライ
ン２５を介して接続され、前記ＣＰＵ１１と前記Ｉ／Ｏ
ポート２２とはコントロール・バスライン２５を介して
接続されている。
１３、アドレス・チェンジ・ロジック１４、デコーダ１
６とはアドレス・バスライン２３、データ・バスライン
２４及びコントロール・バスライン２５を介して接続さ
れ、前記ＣＰＵ１１と前記データ・トランシーバ１５と
はデータ・バスライン２４及びコントロール・バスライ
ン２５を介して接続され、前記ＣＰＵ１１と前記Ｉ／Ｏ
ポート２２とはコントロール・バスライン２５を介して
接続されている。
【００１１】前記アドレス・チェンジ・ロジック１４は
、前記ベースＲＡＭ１１７、ベースＲＡＭ２ １８、ベ
ースＲＡＭ３ １９、ベースＲＡＭ４ ２０及び拡張Ｒ
ＡＭ２１とＡ０ 〜Ａ２３のＲＡＭアドレスライン２６
を介して接続されるとともにそれぞれチップセレクト信
号ＣＳを供給している。
、前記ベースＲＡＭ１１７、ベースＲＡＭ２ １８、ベ
ースＲＡＭ３ １９、ベースＲＡＭ４ ２０及び拡張Ｒ
ＡＭ２１とＡ０ 〜Ａ２３のＲＡＭアドレスライン２６
を介して接続されるとともにそれぞれチップセレクト信
号ＣＳを供給している。
【００１２】前記データ・トランシーバ１５は、前記ベ
ースＲＡＭ１ １７、ベースＲＡＭ２１８、ベースＲＡ
Ｍ３ １９、ベースＲＡＭ４ ２０及び拡張ＲＡＭ２１
とデータ・バスライン２７を介して接続されている。
ースＲＡＭ１ １７、ベースＲＡＭ２１８、ベースＲＡ
Ｍ３ １９、ベースＲＡＭ４ ２０及び拡張ＲＡＭ２１
とデータ・バスライン２７を介して接続されている。
【００１３】印字データはホスト機器（図示せず）から
インターフェースを介して前記Ｉ／Ｏポート２２に入力
され、前記ＣＰＵ１１はその印字データを前記デコーダ
１６、アドレス・チェンジ・ロジック１４、データ・ト
ランシーバ１５を制御して所望のベースＲＡＭに格納す
るようになっている。
インターフェースを介して前記Ｉ／Ｏポート２２に入力
され、前記ＣＰＵ１１はその印字データを前記デコーダ
１６、アドレス・チェンジ・ロジック１４、データ・ト
ランシーバ１５を制御して所望のベースＲＡＭに格納す
るようになっている。
【００１４】前記アドレス・チェンジ・ロジック１４は
図２に示すように、デコーダ３１、セレクタ３２及び各
種のゲート回路からなり、前記ＣＰＵ１１からの２４本
のアドレス線（０） 〜（２３）のうちアドレス線（０
） 〜（１５）と（１８）〜（２３）をＲＡＭアドレス
Ａ０ 〜Ａ１５，Ａ１８〜Ａ２３としてＲＡＭアドレス
ライン２６に接続している。
図２に示すように、デコーダ３１、セレクタ３２及び各
種のゲート回路からなり、前記ＣＰＵ１１からの２４本
のアドレス線（０） 〜（２３）のうちアドレス線（０
） 〜（１５）と（１８）〜（２３）をＲＡＭアドレス
Ａ０ 〜Ａ１５，Ａ１８〜Ａ２３としてＲＡＭアドレス
ライン２６に接続している。
【００１５】またアドレス線（１６）をセレクタ３２の
入力端子Ｂ１に接続し、アドレス線（１７）をセレクタ
３２の入力端子Ｂ２に接続し、アドレス線（２１）をセ
レクタ３２の入力端子Ａ１に接続し、アドレス線（２２
）をセレクタ３２の入力端子Ａ２に接続している。
入力端子Ｂ１に接続し、アドレス線（１７）をセレクタ
３２の入力端子Ｂ２に接続し、アドレス線（２１）をセ
レクタ３２の入力端子Ａ１に接続し、アドレス線（２２
）をセレクタ３２の入力端子Ａ２に接続している。
【００１６】またアドレス線（２０）をデコーダ３１の
入力端子Ａに接続し、アドレス線（２１）をデコーダ３
１の入力端子Ｂに接続し、アドレス線（２２）をデコー
ダ３１の入力端子Ｃに接続している。
入力端子Ａに接続し、アドレス線（２１）をデコーダ３
１の入力端子Ｂに接続し、アドレス線（２２）をデコー
ダ３１の入力端子Ｃに接続している。
【００１７】前記デコーダ３１は入力端子Ａ，Ｂ，Ｃか
らの信号を８ビットデータに変換して出力端子Ｙ０ 〜
Ｙ７ から出力している。そして出力端子Ｙ０ からの
信号をベースＲＡＭ１ １７のセレクト信号とし、出力
端子Ｙ２ からの信号をベースＲＡＭ２１８のセレクト
信号とし、出力端子Ｙ４ からの信号をベースＲＡＭ３
１９のセレクト信号とし、出力端子Ｙ６ からの信号
をベースＲＡＭ４ ２０のセレクト信号としている。
らの信号を８ビットデータに変換して出力端子Ｙ０ 〜
Ｙ７ から出力している。そして出力端子Ｙ０ からの
信号をベースＲＡＭ１ １７のセレクト信号とし、出力
端子Ｙ２ からの信号をベースＲＡＭ２１８のセレクト
信号とし、出力端子Ｙ４ からの信号をベースＲＡＭ３
１９のセレクト信号とし、出力端子Ｙ６ からの信号
をベースＲＡＭ４ ２０のセレクト信号としている。
【００１８】アドレス線（１６）〜（１９）を４否定入
力形アンドゲート回路３３に入力するとともに前記デコ
ーダ３１の出力端子Ｙ１ ，Ｙ３，Ｙ５ ，Ｙ７ から
の信号を４否定入力形オアゲート回路３４に入力してい
る。そして前記各ゲート回路３３，３４の出力を２入力
形ナンドゲート回路３５に入力している。
力形アンドゲート回路３３に入力するとともに前記デコ
ーダ３１の出力端子Ｙ１ ，Ｙ３，Ｙ５ ，Ｙ７ から
の信号を４否定入力形オアゲート回路３４に入力してい
る。そして前記各ゲート回路３３，３４の出力を２入力
形ナンドゲート回路３５に入力している。
【００１９】前記ナンドゲート回路３５の出力を２否定
入力形ナンドゲート回路３６の一方の入力端子に入力す
るとともにに２否定入力形アンドゲート回路３７の一方
の入力端子に入力している。また前記デコーダ３１の出
力端子Ｙ１ からの信号を２否定入力形アンドゲート回
路３８の一方の入力端子に入力している。
入力形ナンドゲート回路３６の一方の入力端子に入力す
るとともにに２否定入力形アンドゲート回路３７の一方
の入力端子に入力している。また前記デコーダ３１の出
力端子Ｙ１ からの信号を２否定入力形アンドゲート回
路３８の一方の入力端子に入力している。
【００２０】前記ナンドゲート回路３６の他方の入力端
子及びアンドゲート回路３７の他方の入力端子にはＲＡ
Ｍモード信号が入力され、また前記アンドゲート回路３
８の他方の入力端子にはインバータ回路３９を介してＲ
ＡＭモード信号が入力されている。そして前記ナンドゲ
ート回路３６の出力を前記セレクタ３２のセレクト端子
ＳＥＬ に供給し、前記アンドゲート回路３７，３８の
出力を２入力形ノアゲート回路４０を介して拡張ＲＡＭ
セレクト信号として出力している。
子及びアンドゲート回路３７の他方の入力端子にはＲＡ
Ｍモード信号が入力され、また前記アンドゲート回路３
８の他方の入力端子にはインバータ回路３９を介してＲ
ＡＭモード信号が入力されている。そして前記ナンドゲ
ート回路３６の出力を前記セレクタ３２のセレクト端子
ＳＥＬ に供給し、前記アンドゲート回路３７，３８の
出力を２入力形ノアゲート回路４０を介して拡張ＲＡＭ
セレクト信号として出力している。
【００２１】前記セレクタ３２はセレクト端子ＳＥＬ
への入力レベルに応じて入力端子Ａ１ ，Ａ２ 及び入
力端子Ｂ１ ，Ｂ２ のいずれかを選択して出力端子Ｙ
１ ，Ｙ２ からアドレス信号Ａ１６，Ａ１７として出
力するようになっている。
への入力レベルに応じて入力端子Ａ１ ，Ａ２ 及び入
力端子Ｂ１ ，Ｂ２ のいずれかを選択して出力端子Ｙ
１ ，Ｙ２ からアドレス信号Ａ１６，Ａ１７として出
力するようになっている。
【００２２】すなわち図３に示すようにＲＡＭモード信
号がハイレベルのときには、前記ベースＲＡＭ１ １７
から続くリニアなアドレスを拡張ＲＡＭ２１に割り付け
る。すなわちデコーダ３１は４本のアドレス線（２０）
〜（２３）からベースＲＡＭ１ １７の領域、ＣＰＵア
ドレスが「００００００（ＨＥＸ） 」〜「０ＦＦＦＦ
Ｆ（ＨＥＸ） 」の領域のセレクト信号Ｙ０ を出力す
る。またＲＡＭモード信号がハイレベルであるからセレ
クタ３２は、デコーダ３１から拡張ＲＡＭ２１のセレク
ト信号Ｙ１ が出力されたとき、アドレス線（１６）（
１７）の信号を選択してアドレス信号Ａ１６，Ａ１７を
出力し、拡張ＲＡＭ２１に対するＣＰＵアドレス「１０
００００（ＨＥＸ） 」〜「１３ＦＦＦＦ（ＨＥＸ）
」を割り付ける。このときは他のベースＲＡＭ１８〜２
０は使用されない。
号がハイレベルのときには、前記ベースＲＡＭ１ １７
から続くリニアなアドレスを拡張ＲＡＭ２１に割り付け
る。すなわちデコーダ３１は４本のアドレス線（２０）
〜（２３）からベースＲＡＭ１ １７の領域、ＣＰＵア
ドレスが「００００００（ＨＥＸ） 」〜「０ＦＦＦＦ
Ｆ（ＨＥＸ） 」の領域のセレクト信号Ｙ０ を出力す
る。またＲＡＭモード信号がハイレベルであるからセレ
クタ３２は、デコーダ３１から拡張ＲＡＭ２１のセレク
ト信号Ｙ１ が出力されたとき、アドレス線（１６）（
１７）の信号を選択してアドレス信号Ａ１６，Ａ１７を
出力し、拡張ＲＡＭ２１に対するＣＰＵアドレス「１０
００００（ＨＥＸ） 」〜「１３ＦＦＦＦ（ＨＥＸ）
」を割り付ける。このときは他のベースＲＡＭ１８〜２
０は使用されない。
【００２３】またＲＡＭモード信号がローレベルのとき
には、前記各ベースＲＡＭ１７〜２０から続くリニアな
アドレスを拡張ＲＡＭ２１に割り付ける。すなわちデコ
ーダ３１は４本のアドレス線（２０）〜（２３）からベ
ースＲＡＭ１ １７の領域、ＣＰＵアドレスが「０００
０００（ＨＥＸ） 」〜「０ＦＦＦＦＦ（ＨＥＸ） 」
の領域のセレクト信号Ｙ０ を出力する。またＲＡＭモ
ード信号がローレベルであるからセレクタ３２は、デコ
ーダ３１から拡張ＲＡＭ２１のセレクト信号Ｙ１ 、Ｙ
３ 、Ｙ５ 又はＹ７ が出力されたとき、アドレス線
（２１）（２２）の信号を選択してアドレス信号Ａ１６
，Ａ１７を出力し、拡張ＲＡＭ２１に対するＣＰＵアド
レスを割り付ける。このとき前記ベースＲＡＭ１ １７
に対するＣＰＵアドレスが「００００００（ＨＥＸ）
」〜「０ＦＦＦＦＦ（ＨＥＸ） 」となり、拡張ＲＡＭ
２１に対するＣＰＵアドレスが「１０００００（ＨＥＸ
） 」〜「１０ＦＦＦＦ（ＨＥＸ） 」となる。また前
記ベースＲＡＭ２ １８に対するＣＰＵアドレスが「２
０００００（ＨＥＸ）」〜「２ＦＦＦＦＦ（ＨＥＸ）
」となり、拡張ＲＡＭ２１に対するＣＰＵアドレスが「
３０００００（ＨＥＸ） 」〜「３０ＦＦＦＦ（ＨＥＸ
） 」となる。また前記ベースＲＡＭ３ １９に対する
ＣＰＵアドレスが「４０００００（ＨＥＸ） 」〜「４
ＦＦＦＦＦ（ＨＥＸ） 」となり、拡張ＲＡＭ２１に対
するＣＰＵアドレスが「５０００００（ＨＥＸ） 」〜
「５０ＦＦＦＦ（ＨＥＸ） 」となる。さらに前記ベー
スＲＡＭ４ ２０に対するＣＰＵアドレスが「６０００
００（ＨＥＸ） 」〜「６ＦＦＦＦＦ（ＨＥＸ） 」と
なり、拡張ＲＡＭ２１に対するＣＰＵアドレスが「７０
００００（ＨＥＸ） 」〜「７０ＦＦＦＦ（ＨＥＸ）
」となる。
には、前記各ベースＲＡＭ１７〜２０から続くリニアな
アドレスを拡張ＲＡＭ２１に割り付ける。すなわちデコ
ーダ３１は４本のアドレス線（２０）〜（２３）からベ
ースＲＡＭ１ １７の領域、ＣＰＵアドレスが「０００
０００（ＨＥＸ） 」〜「０ＦＦＦＦＦ（ＨＥＸ） 」
の領域のセレクト信号Ｙ０ を出力する。またＲＡＭモ
ード信号がローレベルであるからセレクタ３２は、デコ
ーダ３１から拡張ＲＡＭ２１のセレクト信号Ｙ１ 、Ｙ
３ 、Ｙ５ 又はＹ７ が出力されたとき、アドレス線
（２１）（２２）の信号を選択してアドレス信号Ａ１６
，Ａ１７を出力し、拡張ＲＡＭ２１に対するＣＰＵアド
レスを割り付ける。このとき前記ベースＲＡＭ１ １７
に対するＣＰＵアドレスが「００００００（ＨＥＸ）
」〜「０ＦＦＦＦＦ（ＨＥＸ） 」となり、拡張ＲＡＭ
２１に対するＣＰＵアドレスが「１０００００（ＨＥＸ
） 」〜「１０ＦＦＦＦ（ＨＥＸ） 」となる。また前
記ベースＲＡＭ２ １８に対するＣＰＵアドレスが「２
０００００（ＨＥＸ）」〜「２ＦＦＦＦＦ（ＨＥＸ）
」となり、拡張ＲＡＭ２１に対するＣＰＵアドレスが「
３０００００（ＨＥＸ） 」〜「３０ＦＦＦＦ（ＨＥＸ
） 」となる。また前記ベースＲＡＭ３ １９に対する
ＣＰＵアドレスが「４０００００（ＨＥＸ） 」〜「４
ＦＦＦＦＦ（ＨＥＸ） 」となり、拡張ＲＡＭ２１に対
するＣＰＵアドレスが「５０００００（ＨＥＸ） 」〜
「５０ＦＦＦＦ（ＨＥＸ） 」となる。さらに前記ベー
スＲＡＭ４ ２０に対するＣＰＵアドレスが「６０００
００（ＨＥＸ） 」〜「６ＦＦＦＦＦ（ＨＥＸ） 」と
なり、拡張ＲＡＭ２１に対するＣＰＵアドレスが「７０
００００（ＨＥＸ） 」〜「７０ＦＦＦＦ（ＨＥＸ）
」となる。
【００２４】このような構成の本実施例においては、例
えば黒、赤、青、黄の１頁分の印字データを各ベースＲ
ＡＭ１７〜２０に格納してカラー印字する場合にはＲＡ
Ｍモード信号をローレベルに設定する。
えば黒、赤、青、黄の１頁分の印字データを各ベースＲ
ＡＭ１７〜２０に格納してカラー印字する場合にはＲＡ
Ｍモード信号をローレベルに設定する。
【００２５】これによりベースＲＡＭ１ １７に対して
ＣＰＵアドレス「００００００（ＨＥＸ） 」〜「０Ｆ
ＦＦＦＦ（ＨＥＸ） 」が割り当てられ、また拡張ＲＡ
Ｍ２１に対してＣＰＵアドレス「１０００００（ＨＥＸ
） 」〜「１０ＦＦＦＦ（ＨＥＸ） 」が割り当てられ
る。従って１頁分の黒の印字データをベースＲＡＭ１
１７に格納するときに印字データの容量がベースＲＡＭ
１ １７の領域を越えてもその分は拡張ＲＡＭ２１のア
ドレス領域「１０００００（ＨＥＸ）」〜「１０ＦＦＦ
Ｆ（ＨＥＸ） 」に格納される。そしてこのときのアド
レスはベースＲＡＭ１ １７から拡張ＲＡＭ２１に対し
てリニアに変化する。
ＣＰＵアドレス「００００００（ＨＥＸ） 」〜「０Ｆ
ＦＦＦＦ（ＨＥＸ） 」が割り当てられ、また拡張ＲＡ
Ｍ２１に対してＣＰＵアドレス「１０００００（ＨＥＸ
） 」〜「１０ＦＦＦＦ（ＨＥＸ） 」が割り当てられ
る。従って１頁分の黒の印字データをベースＲＡＭ１
１７に格納するときに印字データの容量がベースＲＡＭ
１ １７の領域を越えてもその分は拡張ＲＡＭ２１のア
ドレス領域「１０００００（ＨＥＸ）」〜「１０ＦＦＦ
Ｆ（ＨＥＸ） 」に格納される。そしてこのときのアド
レスはベースＲＡＭ１ １７から拡張ＲＡＭ２１に対し
てリニアに変化する。
【００２６】従ってベースＲＡＭ１ １７の容量を用紙
の１頁全体にわたって印字するときの容量よりも若干少
なくしておいても、用紙の１頁全体にわたって印字しな
い、すなわち用紙の前後にある程度のスペースを開ける
通常の印字においてはベースＲＡＭ１ １７のみで印字
データを格納することができ、また用紙の１頁全体にわ
たって印字するときにはベースＲＡＭ１ １７と拡張Ｒ
ＡＭ２１の両方で印字データを格納することができる。
の１頁全体にわたって印字するときの容量よりも若干少
なくしておいても、用紙の１頁全体にわたって印字しな
い、すなわち用紙の前後にある程度のスペースを開ける
通常の印字においてはベースＲＡＭ１ １７のみで印字
データを格納することができ、また用紙の１頁全体にわ
たって印字するときにはベースＲＡＭ１ １７と拡張Ｒ
ＡＭ２１の両方で印字データを格納することができる。
【００２７】このことはベースＲＡＭ２ １８、ベース
ＲＡＭ３ １９、ベースＲＡＭ４ ２０に赤、青、黄の
各種色の印字データを格納する場合も同様で、１頁分の
印字データをベースＲＡＭ１８〜２０に格納するときに
印字データの容量がベースＲＡＭ１８〜２０のアドレス
領域「２０００００（ＨＥＸ） 」〜「２ＦＦＦＦＦ（
ＨＥＸ） 」、「４０００００（ＨＥＸ）」〜「４ＦＦ
ＦＦＦ（ＨＥＸ） 」、「６０００００（ＨＥＸ） 」
〜「６ＦＦＦＦＦ（ＨＥＸ） 」を越えてもその分は拡
張ＲＡＭ２１のアドレス領域「３０００００（ＨＥＸ）
」〜「３０ＦＦＦＦ（ＨＥＸ） 」、「５０００００
（ＨＥＸ） 」〜「５０ＦＦＦＦ（ＨＥＸ） 」、「７
０００００（ＨＥＸ） 」〜「７０ＦＦＦＦ（ＨＥＸ）
」にそれぞれ格納される。そしてこのときのアドレス
はベースＲＡＭ１８〜２０から拡張ＲＡＭ２１に対して
リニアに変化する。
ＲＡＭ３ １９、ベースＲＡＭ４ ２０に赤、青、黄の
各種色の印字データを格納する場合も同様で、１頁分の
印字データをベースＲＡＭ１８〜２０に格納するときに
印字データの容量がベースＲＡＭ１８〜２０のアドレス
領域「２０００００（ＨＥＸ） 」〜「２ＦＦＦＦＦ（
ＨＥＸ） 」、「４０００００（ＨＥＸ）」〜「４ＦＦ
ＦＦＦ（ＨＥＸ） 」、「６０００００（ＨＥＸ） 」
〜「６ＦＦＦＦＦ（ＨＥＸ） 」を越えてもその分は拡
張ＲＡＭ２１のアドレス領域「３０００００（ＨＥＸ）
」〜「３０ＦＦＦＦ（ＨＥＸ） 」、「５０００００
（ＨＥＸ） 」〜「５０ＦＦＦＦ（ＨＥＸ） 」、「７
０００００（ＨＥＸ） 」〜「７０ＦＦＦＦ（ＨＥＸ）
」にそれぞれ格納される。そしてこのときのアドレス
はベースＲＡＭ１８〜２０から拡張ＲＡＭ２１に対して
リニアに変化する。
【００２８】以上のＲＡＭモードがハイレベルのときと
ローレベルのときのベースＲＡＭと拡張ＲＡＭ２１に対
するＣＰＵアドレスの割り付けを表で示せば下表のよう
になる。
ローレベルのときのベースＲＡＭと拡張ＲＡＭ２１に対
するＣＰＵアドレスの割り付けを表で示せば下表のよう
になる。
【００２９】
【表１】
【００３０】このようにカラー印字する場合に各種色の
１頁分の印字データをベースＲＡＭ１７〜２０を使用す
るとともに拡張ＲＡＭ２１を共通に使用して確実に格納
できる。従って受信速度と印字速度の同期をとる必要が
なく、処理のスピードアップが図れる。また用紙１枚に
対して前後にスペースをほとんど開けないで印字する場
合にも拡張ＲＡＭ２１を使用することにより対処できる
。しかも１個の拡張ＲＡＭ２１を有効に使用でき、また
その拡張ＲＡＭ２１に対するＣＰＵアドレスをリニアに
割り付けることができる。
１頁分の印字データをベースＲＡＭ１７〜２０を使用す
るとともに拡張ＲＡＭ２１を共通に使用して確実に格納
できる。従って受信速度と印字速度の同期をとる必要が
なく、処理のスピードアップが図れる。また用紙１枚に
対して前後にスペースをほとんど開けないで印字する場
合にも拡張ＲＡＭ２１を使用することにより対処できる
。しかも１個の拡張ＲＡＭ２１を有効に使用でき、また
その拡張ＲＡＭ２１に対するＣＰＵアドレスをリニアに
割り付けることができる。
【００３１】また例えば１色印字する場合にはＲＡＭモ
ードをハイレベルにすればベースＲＡＭ１ １７と拡張
ＲＡＭ２１に対してＣＰＵアドレス「００００００（Ｈ
ＥＸ） 」〜「１３ＦＦＦＦ（ＨＥＸ） 」をリニアに
割り付けることができる。 従ってこの場合も１頁分の印字データをベースＲＡＭ１
１７及び拡張ＲＡＭ２１を使用して確実に格納できる。
ードをハイレベルにすればベースＲＡＭ１ １７と拡張
ＲＡＭ２１に対してＣＰＵアドレス「００００００（Ｈ
ＥＸ） 」〜「１３ＦＦＦＦ（ＨＥＸ） 」をリニアに
割り付けることができる。 従ってこの場合も１頁分の印字データをベースＲＡＭ１
１７及び拡張ＲＡＭ２１を使用して確実に格納できる。
【００３２】
【発明の効果】以上詳述したように本発明によれば、受
信速度と印字速度との間で同期をとる必要はなく、また
用紙に対してスペースをあまり開けること無く全体に印
字を行うことも確実にでき、しかもメモリを有効に使用
できるカラーページプリンタを提供できるものである。
信速度と印字速度との間で同期をとる必要はなく、また
用紙に対してスペースをあまり開けること無く全体に印
字を行うことも確実にでき、しかもメモリを有効に使用
できるカラーページプリンタを提供できるものである。
【図１】 本発明の実施例を示すブロック図。
【図２】 図１に示すアドレス・チェンジ・ロジック
の具体的回路図。
の具体的回路図。
【図３】 同実施例におけるベースＲＡＭ、拡張ＲＡ
Ｍ選択とアドレスの関係を示す図。
Ｍ選択とアドレスの関係を示す図。
【図４】 従来例を示すメモリ図。
【図５】 同従来例のメモリに対する印字データの格
納処理を説明するための図。
納処理を説明するための図。
１１…ＣＰＵ（中央処理装置）、１４…アドレス・チェ
ンジ・ロジック（アドレス指定手段）、１７〜２０…ベ
ースＲＡＭ（基本メモリ）、２１…拡張ＲＡＭ（拡張メ
モリ）。
ンジ・ロジック（アドレス指定手段）、１７〜２０…ベ
ースＲＡＭ（基本メモリ）、２１…拡張ＲＡＭ（拡張メ
モリ）。
Claims (1)
- 【請求項１】 用紙１頁分全体に印字するには若干満
たない量の印字データを格納する色毎に対応した複数の
基本メモリと、この各基本メモリに対して共通に設けら
れ、前記各基本メモリに格納すべき印字データの量が基
本メモリの容量を越えるときその越える印字データを各
基本メモリ毎に分割して格納する比較的容量の小さい拡
張メモリと、前記各基本メモリと前記拡張メモリの対応
する分割領域に対してリニアなアドレス指定を行うアド
レス指定手段を設け、前記アドレス指定手段によるアド
レス指定に基づいて前記各基本メモリ及び前記拡張メモ
リから各種色の印字データを呼出すことを特徴とするカ
ラーページプリンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117487A JP2673054B2 (ja) | 1991-05-22 | 1991-05-22 | カラーページプリンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117487A JP2673054B2 (ja) | 1991-05-22 | 1991-05-22 | カラーページプリンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04344271A true JPH04344271A (ja) | 1992-11-30 |
| JP2673054B2 JP2673054B2 (ja) | 1997-11-05 |
Family
ID=14712936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117487A Expired - Lifetime JP2673054B2 (ja) | 1991-05-22 | 1991-05-22 | カラーページプリンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2673054B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126827A (en) * | 1977-04-12 | 1978-11-06 | Toshiba Corp | Memory extending system for electronic computer |
| JPS55131865A (en) * | 1979-03-30 | 1980-10-14 | Sharp Corp | Controller of extended memory |
| JPS6282442A (ja) * | 1985-10-07 | 1987-04-15 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JPH01171043A (ja) * | 1987-12-25 | 1989-07-06 | Fujitsu Ltd | メモリバンク制御方式 |
| JPH01184144A (ja) * | 1988-01-19 | 1989-07-21 | Canon Inc | 画像記憶装置 |
-
1991
- 1991-05-22 JP JP3117487A patent/JP2673054B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126827A (en) * | 1977-04-12 | 1978-11-06 | Toshiba Corp | Memory extending system for electronic computer |
| JPS55131865A (en) * | 1979-03-30 | 1980-10-14 | Sharp Corp | Controller of extended memory |
| JPS6282442A (ja) * | 1985-10-07 | 1987-04-15 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JPH01171043A (ja) * | 1987-12-25 | 1989-07-06 | Fujitsu Ltd | メモリバンク制御方式 |
| JPH01184144A (ja) * | 1988-01-19 | 1989-07-21 | Canon Inc | 画像記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2673054B2 (ja) | 1997-11-05 |
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