JPH04340219A - Ｉｉｉ−ｖ族化合物半導体ヘテロ界面とその形成方法 - Google Patents
Ｉｉｉ−ｖ族化合物半導体ヘテロ界面とその形成方法Info
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＩＩ−Ｖ族化合物半
導体ヘテロ界面およびその形成方法に関する。
導体ヘテロ界面およびその形成方法に関する。
【０００２】
【従来の技術】ＩＩＩ−Ｖ族化合物半導体とＳｉ、Ｇｅ
、ＺｎＳｅなどの半導体からなるヘテロ構造は、それぞ
れの半導体中のエネルギー状態を反映し、バルクの半導
体ではみられない物理現象が期待される。例えばＧａＡ
ｓ／Ｇｅのヘテロ接合では価電子帯のエネルギー障壁が
大きく、ｎｐｎヘテロバイポーラトランジスタにおいて
ホールの注入を抑えることができる。またＩＩＩ−Ｖ族
化合物半導体と窒化アルミニウム膜などの絶縁体や金属
からなるヘテロ構造は電界効果トランジスタを作成する
うえで重要である。従来の気相成長、液相成長法では、
ＩＩＩ−Ｖ族化合物半導体とＳｉ、Ｇｅなどの異種半導
体からなるヘテロ接合を作成することは不可能であった
。これに対し、近年急速に発展した分子線エピタキシー
法では、超高真空中での成長のため残留不純物が少なく
、また成長速度を原子層オーダーで正確に制御できるた
め、成長温度を他の成長法に比べ著しく低温化させるこ
とが可能となる。このため従来の成長法では不可能であ
ったＧａＡｓ上のＳｉやＧｅのエピタキシャル成長が実
現されるようになった。特にＧａＡｓとＧｅは格子定数
が近いため、欠陥の少ないヘテロ構造を形成することが
可能である。川中らはＧａＡｓ／Ｇｅヘテロ構造を用い
、高性能のヘテロバイポーラトランジスタを作成した（
川中他、第３７回応用物理学会関係連合講演会講演予稿
集、２８ｐ−Ｍ−５、１０５９ページ）。
、ＺｎＳｅなどの半導体からなるヘテロ構造は、それぞ
れの半導体中のエネルギー状態を反映し、バルクの半導
体ではみられない物理現象が期待される。例えばＧａＡ
ｓ／Ｇｅのヘテロ接合では価電子帯のエネルギー障壁が
大きく、ｎｐｎヘテロバイポーラトランジスタにおいて
ホールの注入を抑えることができる。またＩＩＩ−Ｖ族
化合物半導体と窒化アルミニウム膜などの絶縁体や金属
からなるヘテロ構造は電界効果トランジスタを作成する
うえで重要である。従来の気相成長、液相成長法では、
ＩＩＩ−Ｖ族化合物半導体とＳｉ、Ｇｅなどの異種半導
体からなるヘテロ接合を作成することは不可能であった
。これに対し、近年急速に発展した分子線エピタキシー
法では、超高真空中での成長のため残留不純物が少なく
、また成長速度を原子層オーダーで正確に制御できるた
め、成長温度を他の成長法に比べ著しく低温化させるこ
とが可能となる。このため従来の成長法では不可能であ
ったＧａＡｓ上のＳｉやＧｅのエピタキシャル成長が実
現されるようになった。特にＧａＡｓとＧｅは格子定数
が近いため、欠陥の少ないヘテロ構造を形成することが
可能である。川中らはＧａＡｓ／Ｇｅヘテロ構造を用い
、高性能のヘテロバイポーラトランジスタを作成した（
川中他、第３７回応用物理学会関係連合講演会講演予稿
集、２８ｐ−Ｍ−５、１０５９ページ）。
【０００３】
【発明が解決しようとする課題】これらのヘテロ界面を
利用したデバイスでは、ヘテロ構造形成前のＶ族被覆率
がデバイス特性に大きな影響を与えることが報告されて
いる。以下、ＧａＡｓとＧｅのヘテロ界面を例として説
明する。川中らは、ＧａＡｓ／Ｇｅ界面において、Ｇｅ
堆積前のＧａＡｓ表面超構造によりＧｅ膜の電気特性が
大きく変わることを報告した（Ｍ．Ｋａｗａｎａｋａ他
、ジャーナル・オブ・クリスタルグロウス、９５巻、４
２１ページ、１９８９年）。ＧａＡｓ（１００）表面で
は、ヒ素過剰であるｃ（４×４）構造、２×４ヒ素安定
化面、４×６Ｇａ安定化面などの表面超構造が観察され
る。ｃ（４×４）を示すＧａＡｓ上にＧｅを堆積した場
合は、ヒ素の拡散によりＧｅはｎ型となり、４×６Ｇａ
安定化面上ではＧａの拡散によりｐ型となる。一方、２
×４ヒ素安定化面では、ヒ素の拡散はみられないがＧａ
の拡散が生じる。２×４の場合、ヒ素の被覆率が７５％
であり、残りの２５％はＧａが露出していることが知ら
れており、露出しているＧａが拡散すると考えられる。 したがって、Ｇｅ堆積前の表面ヒ素被覆率を１とするこ
とでＧａの拡散が抑えられる。しかし、従来のＭＢＥ法
ではヒ素の被覆率を検出することができないため、ヒ素
被覆率１の表面を形成することは不可能であった。 本発明はこのような従来の課題を解決し、ヒ素被覆率１
の表面を形成することにより良好なヘテロ界面を形成す
ることを目的とする。
利用したデバイスでは、ヘテロ構造形成前のＶ族被覆率
がデバイス特性に大きな影響を与えることが報告されて
いる。以下、ＧａＡｓとＧｅのヘテロ界面を例として説
明する。川中らは、ＧａＡｓ／Ｇｅ界面において、Ｇｅ
堆積前のＧａＡｓ表面超構造によりＧｅ膜の電気特性が
大きく変わることを報告した（Ｍ．Ｋａｗａｎａｋａ他
、ジャーナル・オブ・クリスタルグロウス、９５巻、４
２１ページ、１９８９年）。ＧａＡｓ（１００）表面で
は、ヒ素過剰であるｃ（４×４）構造、２×４ヒ素安定
化面、４×６Ｇａ安定化面などの表面超構造が観察され
る。ｃ（４×４）を示すＧａＡｓ上にＧｅを堆積した場
合は、ヒ素の拡散によりＧｅはｎ型となり、４×６Ｇａ
安定化面上ではＧａの拡散によりｐ型となる。一方、２
×４ヒ素安定化面では、ヒ素の拡散はみられないがＧａ
の拡散が生じる。２×４の場合、ヒ素の被覆率が７５％
であり、残りの２５％はＧａが露出していることが知ら
れており、露出しているＧａが拡散すると考えられる。 したがって、Ｇｅ堆積前の表面ヒ素被覆率を１とするこ
とでＧａの拡散が抑えられる。しかし、従来のＭＢＥ法
ではヒ素の被覆率を検出することができないため、ヒ素
被覆率１の表面を形成することは不可能であった。 本発明はこのような従来の課題を解決し、ヒ素被覆率１
の表面を形成することにより良好なヘテロ界面を形成す
ることを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ＩＩＩ−Ｖ族
化合物半導体と、ＩＩ−ＶＩ族化合物半導体またはＩＶ
族半導体または金属または絶縁体とから形成されるヘテ
ロ界面において、ヘテロ界面におけるＶ族元素の面密度
が化学量論的組成から決まる面密度と等しいことを特徴
とするＩＩＩ−Ｖ族化合物半導体ヘテロ界面である。こ
のヘテロ界面の形成方法はＩＩＩ−Ｖ族化合物半導体基
板を清浄化する工程と、低温でＶ族分子を１分子層以上
堆積させる工程と、基板を昇温して上記Ｖ族分子層を脱
離させ、Ｖ族元素の表面被覆率が１となる基板温度Ｔに
おいて昇温を停止する工程と、該基板上に基板温度Ｔ以
下でＩＩＩ−Ｖ族化合物半導体以外の半導体または金属
または絶縁体を堆積する工程とからなることを特徴とす
る。また、本発明の方法において、Ｖ族元素の表面被覆
率は表面からのＶ族脱離分子の脱離速度の変化から検出
するか、あるいは反射電子線回折（ＲＨＥＥＤ）像の高
次回折点強度の変化によって検出することを好適とする
。
化合物半導体と、ＩＩ−ＶＩ族化合物半導体またはＩＶ
族半導体または金属または絶縁体とから形成されるヘテ
ロ界面において、ヘテロ界面におけるＶ族元素の面密度
が化学量論的組成から決まる面密度と等しいことを特徴
とするＩＩＩ−Ｖ族化合物半導体ヘテロ界面である。こ
のヘテロ界面の形成方法はＩＩＩ−Ｖ族化合物半導体基
板を清浄化する工程と、低温でＶ族分子を１分子層以上
堆積させる工程と、基板を昇温して上記Ｖ族分子層を脱
離させ、Ｖ族元素の表面被覆率が１となる基板温度Ｔに
おいて昇温を停止する工程と、該基板上に基板温度Ｔ以
下でＩＩＩ−Ｖ族化合物半導体以外の半導体または金属
または絶縁体を堆積する工程とからなることを特徴とす
る。また、本発明の方法において、Ｖ族元素の表面被覆
率は表面からのＶ族脱離分子の脱離速度の変化から検出
するか、あるいは反射電子線回折（ＲＨＥＥＤ）像の高
次回折点強度の変化によって検出することを好適とする
。
【０００５】
【作用】表面ヒ素被覆率は、ヒ素分子の脱離量とＲＨＥ
ＥＤの高次反射点強度の変化で検出される。図１（ａ）
にＧａＡｓ（１００）上に基板温度１００℃でヒ素を５
×１０−６Ｔｏｒｒ・秒供給した時の昇温脱離スペクト
ル、図１（ｂ）に同時に測定したＲＨＥＥＤの高次回折
点の強度の変化を示す。３００℃以下で表面に多層吸着
したヒ素がＡｓ４として脱離する。図１（ａ）のピーク
Ａで過剰ヒ素がＡｓ２として脱離してヒ素の被覆率は１
となり、さらにピークＢでＡｓ２が脱離し被覆率７５％
の２×４構造が現れる。したがって、低温で過剰にヒ素
を供給し、脱離スペクトルにピークＢが現れる直前で昇
温を停止することでヒ素被覆率１の表面を形成すること
ができる。ＲＨＥＥＤの強度は２×４構造の出現に対応
して、ピークＢと同時に急激に増加する。よって、ＲＨ
ＥＥＤの強度変化を検出することによってもヒ素被覆率
を１とすることができる。このようにして形成されたＧ
ａＡｓ表面にＧｅを堆積することにより、Ｇｅ中への表
面過剰ヒ素およびＧａの拡散を抑制することができる。
ＥＤの高次反射点強度の変化で検出される。図１（ａ）
にＧａＡｓ（１００）上に基板温度１００℃でヒ素を５
×１０−６Ｔｏｒｒ・秒供給した時の昇温脱離スペクト
ル、図１（ｂ）に同時に測定したＲＨＥＥＤの高次回折
点の強度の変化を示す。３００℃以下で表面に多層吸着
したヒ素がＡｓ４として脱離する。図１（ａ）のピーク
Ａで過剰ヒ素がＡｓ２として脱離してヒ素の被覆率は１
となり、さらにピークＢでＡｓ２が脱離し被覆率７５％
の２×４構造が現れる。したがって、低温で過剰にヒ素
を供給し、脱離スペクトルにピークＢが現れる直前で昇
温を停止することでヒ素被覆率１の表面を形成すること
ができる。ＲＨＥＥＤの強度は２×４構造の出現に対応
して、ピークＢと同時に急激に増加する。よって、ＲＨ
ＥＥＤの強度変化を検出することによってもヒ素被覆率
を１とすることができる。このようにして形成されたＧ
ａＡｓ表面にＧｅを堆積することにより、Ｇｅ中への表
面過剰ヒ素およびＧａの拡散を抑制することができる。
【０００６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。試料として表面ヒ素被覆率の異なる３種類
のＧａＡｓ（１００）基板を準備した。試料１はヒ素分
子線を照射せずに６２０℃でアニールし、４×２表面超
構造を形成した。試料２はヒ素圧下、５００℃のアニー
ルを行い、２×４表面超構造を形成した。試料３は基板
温度１００℃にてヒ素分子線を照射した後昇温し、ヒ素
被覆率が１となったところで降温した。脱離ヒ素の検出
には四重極質量分析器を用いた。これらの試料にＭＢＥ
法で基板温度３００℃にてＧｅを２０００オングストロ
ーム堆積した。図２にこれらの試料のＳＩＭＳ分析結果
を示す。試料１ではＧａＡｓ／Ｇｅ界面からＧｅ側への
Ｇａの拡散が見られる。試料２では試料１に比べると減
少しているものの、やはりＧａの拡散が見られる。これ
に対し、試料３ではＧａの拡散は観察されない。これよ
りＧｅ堆積前のヒ素被覆率を１とすることで、Ｇｅ中へ
のＧａ拡散のない良好なヘテロ界面が形成されたことが
わかる。本実施例ではＧａＡｓ上への堆積を示したが、
ＩｎＡｓ、ＡｌＡｓ、ＧａＰ、ＩｎＰ、ＡｌＰおよびこ
れらの混晶についても同様の効果が得られることは明ら
かである。また、本実施例にはＧａＡｓ上へのＧｅの堆
積を示したが、この他にも窒化アルミニウムなどの絶縁
膜、金属の堆積についても同様の効果が得られることは
明らかである。
て説明する。試料として表面ヒ素被覆率の異なる３種類
のＧａＡｓ（１００）基板を準備した。試料１はヒ素分
子線を照射せずに６２０℃でアニールし、４×２表面超
構造を形成した。試料２はヒ素圧下、５００℃のアニー
ルを行い、２×４表面超構造を形成した。試料３は基板
温度１００℃にてヒ素分子線を照射した後昇温し、ヒ素
被覆率が１となったところで降温した。脱離ヒ素の検出
には四重極質量分析器を用いた。これらの試料にＭＢＥ
法で基板温度３００℃にてＧｅを２０００オングストロ
ーム堆積した。図２にこれらの試料のＳＩＭＳ分析結果
を示す。試料１ではＧａＡｓ／Ｇｅ界面からＧｅ側への
Ｇａの拡散が見られる。試料２では試料１に比べると減
少しているものの、やはりＧａの拡散が見られる。これ
に対し、試料３ではＧａの拡散は観察されない。これよ
りＧｅ堆積前のヒ素被覆率を１とすることで、Ｇｅ中へ
のＧａ拡散のない良好なヘテロ界面が形成されたことが
わかる。本実施例ではＧａＡｓ上への堆積を示したが、
ＩｎＡｓ、ＡｌＡｓ、ＧａＰ、ＩｎＰ、ＡｌＰおよびこ
れらの混晶についても同様の効果が得られることは明ら
かである。また、本実施例にはＧａＡｓ上へのＧｅの堆
積を示したが、この他にも窒化アルミニウムなどの絶縁
膜、金属の堆積についても同様の効果が得られることは
明らかである。
【０００７】
【発明の効果】以上説明したように、本発明によれば、
堆積前のＩＩＩ−Ｖ族化合物半導体表面のＶ族元素被覆
率を１とすることで、ＩＩＩ族元素の拡散のない良好な
ヘテロ界面が実現される。また、本発明の方法によるＶ
族元素表面被覆率の検出手法は、ＭＢＥ法との整合性が
よく、その場観察で被覆率を検出することが可能である
ため、被覆率を再現性よくかつ正確に求めることができ
る。
堆積前のＩＩＩ−Ｖ族化合物半導体表面のＶ族元素被覆
率を１とすることで、ＩＩＩ族元素の拡散のない良好な
ヘテロ界面が実現される。また、本発明の方法によるＶ
族元素表面被覆率の検出手法は、ＭＢＥ法との整合性が
よく、その場観察で被覆率を検出することが可能である
ため、被覆率を再現性よくかつ正確に求めることができ
る。
【図１】過剰にヒ素の吸着したＧａＡｓ表面からの過剰
ヒ素の昇温脱離スペクトル図と該ＧａＡｓ表面のＲＨＥ
ＥＤ高次回折強度の温度特性を示す図である。
ヒ素の昇温脱離スペクトル図と該ＧａＡｓ表面のＲＨＥ
ＥＤ高次回折強度の温度特性を示す図である。
【図２】本発明によるＧａＡｓ／Ｇｅ界面のＳＩＭＳ分
析結果を従来例による場合と比較して示す図である。
析結果を従来例による場合と比較して示す図である。
Claims (4)
- 【請求項１】 ＩＩＩ−Ｖ族化合物半導体と、ＩＩ−
ＶＩ族化合物半導体またはＩＶ族半導体または金属また
は絶縁体とから形成されるヘテロ界面において、ヘテロ
界面におけるＶ族元素の面密度が化学量論的組成から決
まる面密度と等しいことを特徴とするＩＩＩ−Ｖ族化合
物半導体ヘテロ界面。 - 【請求項２】 ＩＩＩ−Ｖ族化合物半導体基板を清浄
化する工程と、低温でＶ族分子を１分子層以上堆積させ
る工程と、基板を昇温して上記Ｖ族分子層を脱離させ、
Ｖ族元素の表面被覆率が１となる基板温度Ｔにおいて昇
温を停止する工程と、該基板上に基板温度Ｔ以下でＩＩ
Ｉ−Ｖ族化合物半導体以外の半導体または金属または絶
縁体を堆積する工程とからなることを特徴とするＩＩＩ
−Ｖ族化合物半導体ヘテロ界面の形成方法。 - 【請求項３】 Ｖ族元素表面被覆率を表面からのＶ族
脱離分子の脱離速度の変化から検出することを特徴とす
る請求項２記載のＩＩＩ−Ｖ族化合物半導体ヘテロ界面
の形成方法。 - 【請求項４】 Ｖ族元素表面被覆率を反射電子線回折
（ＲＨＥＥＤ）像の高次回折点強度の変化によって検出
することを特徴とする請求項２記載のＩＩＩ−Ｖ族化合
物半導体ヘテロ界面の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950991A JPH04340219A (ja) | 1991-05-16 | 1991-05-16 | Ｉｉｉ−ｖ族化合物半導体ヘテロ界面とその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950991A JPH04340219A (ja) | 1991-05-16 | 1991-05-16 | Ｉｉｉ−ｖ族化合物半導体ヘテロ界面とその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340219A true JPH04340219A (ja) | 1992-11-26 |
Family
ID=15246958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13950991A Pending JPH04340219A (ja) | 1991-05-16 | 1991-05-16 | Ｉｉｉ−ｖ族化合物半導体ヘテロ界面とその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832227A (ja) * | 1994-07-19 | 1996-02-02 | Nitto Kogaku Kk | 基板の接続方法 |
-
1991
- 1991-05-16 JP JP13950991A patent/JPH04340219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832227A (ja) * | 1994-07-19 | 1996-02-02 | Nitto Kogaku Kk | 基板の接続方法 |
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