JPH04336768A - 等化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、テレビジョン信号に含
まれるゴーストを除去する等化装置に関する。

【０００２】

【従来の技術】図８はビデオ信号からゴーストを除去す
る従来の等化装置を示すブロック図である。入力端子１
を介して入力されるビデオ信号はＡ／Ｄ変換器２に与え
られる。Ａ／Ｄ変換器２は入力ビデオ信号をディジタル
信号に変換して後述するトランスバーサルフィルタ（以
下、ＴＦという）９に与える。ＴＦ９は図示しないタッ
プにタップ係数が与えられて、遅延時間が−２．４乃至
２μｓのゴーストを除去して加算器３に与える。加算器
３には後述するＴＦ４からゴースト打消信号が与えられ
ており、ＴＦ９の出力からゴースト打消信号を減算する
ことによって、遅延時間が２μｓ以上のゴーストも除去
して出力する。加算器３の出力はＤ／Ａ変換器５によっ
てアナログ信号に変換されて出力端子６から出力される
と共に、可変遅延回路群７の各可変遅延回路８に与えら
れる。

【０００３】図８は各可変遅延回路８の具体的な構成を
示すブロック図である。入力端子１１を介して入力され
るディジタル信号はメモリ１２に与えられて記憶される
。メモリ１２は記憶したデータをカウンタ１３からの制
御信号によって出力端子１４に出力する。カウンタ１３
は遅延量のデータＮが与えられてＮ進カウンタとして動
作する。カウンタ１３はシステムのクロックＣＫ（周期
Ｔ＝１／４ｆｓｃ（７０ｎ秒），ｆｓｃはカラーサブキ
ャリア周波数（３．５７９５４５ＭＨｚ　））をカウン
トし、Ｎ個のクロックによってカウントアップして制御
信号をメモリ１２に出力する。すなわち、メモリ１２か
らは入力されたビデオ信号がＮ単位時間（ＮＴ秒）だけ
遅延されて出力されることになる。出力端子１４に現れ
る遅延信号が各ＴＦ４に与えられる。

【０００４】図１０はＴＦ４の具体的な構成を示すブロ
ック図である。

【０００５】ＴＦ４はタップ付き係数乗算器Ｍ１　乃至
Ｍｍ　、Ｔ秒遅延器Ｄａ１乃至Ｄａｍ，Ｄｂ１乃至Ｄｂ
ｍ及び加算器Ａ１　乃至Ａｍ　により構成されている。 入力端子１５を介して入力される可変遅延回路８からの
ディジタルビデオ信号は各タップ付き係数乗算器Ｍ１　
乃至Ｍｍ　に与えられ、各乗算器Ｍ１　乃至Ｍｍ　にお
いて夫々タップ係数ｃ１　乃至ｃｍ　が付与される。タ
ップ係数ｃ１　乃至ｃｍ　は係数用端子１８からタップ
係数記憶器１９を介して各乗算器Ｍ１　乃至Ｍｍ　に与
えられる。各乗算器Ｍ１　乃至Ｍｍ　の出力は遅延器Ｄ
ａ１乃至ＤａｍによってＴ秒だけ遅延されて加算器Ａ１
　乃至Ａｍ　に与えられる。入力端子１６には前段のＴ
Ｆ４の出力が入力されており、加算器Ａ１　は前段のＴ
Ｆの出力と遅延器Ｄａ１からの遅延出力とを加算して遅
延器Ｄｂ１に与える。加算器Ａ２　乃至Ａｍ　は夫々遅
延器Ｄｂ１乃至Ｄｂｍ−１と遅延器Ｄａ２乃至Ｄａｍの
出力を加算して遅延器Ｄｂ２乃至Ｄｂｍに出力している
。

【０００６】こうして、各乗算器Ｍ１　乃至Ｍｍ　の出
力の遅延信号が加算されて出力される。係数用端子１８
から入力されるタップ係数ｃ１　乃至ｃｍ　に基づいて
各遅延信号の利得が決定する。出力端子１７にはタップ
係数ｃ１　乃至ｃｍ　に基づいた出力が現れることにな
り、タップ係数ｃ１　乃至ｃｍ　の設定によって伝送路
の等化が可能である。

【０００７】ところで、ＴＦによるフィルタリング時間
長はタップ数によって決定される。このため、遅延時間
が小さいゴーストから遅延時間が大きいゴーストまで全
てのゴーストを除去するためには、極めて多くのタップ
数を必要とする。１つのＴＦに集積可能なタップ数、す
なわち、等化可能な遅延時間範囲は限定されていること
から、図８では不連続な所定の遅延時間範囲のゴースト
を複数のＴＦによって除去させるようにしている。

【０００８】この動作を図１１を参照して説明する。図
１１は受信機の設置場所毎のゴースト発生状況を示して
いる。

【０００９】ゴーストの発生状況は受信機の設置場所に
よって相違する。例えば、図１１（ａ）においては、主
信号からの遅延時間が比較的小さいゴースト成分２１と
遅延時間が比較的大きいゴースト成分２２，２３とが発
生していることが示されている。各ゴースト成分は夫々
１つのＴＦによって除去可能である。図１１（ａ）では
、入力テレビジョン信号を、主信号から各ゴースト成分
２１，２２，２３までの遅延時間に相当する時間だけ各
可変遅延回路によって遅延させて夫々ＴＦ１　乃至ＴＦ
３　に与えている。これにより、各ゴースト成分２１乃
至２３は夫々ＴＦ１　乃至ＴＦ３によって除去される。

【００１０】また、図１１（ｂ）では主信号からの遅延
時間が比較的大きい３つのゴースト成分２４乃至２６が
発生していることがしめされているが、これらのゴース
ト２４乃至２６についても、主信号からの遅延時間に応
じた遅延量で遅延させて各ＴＦ１　乃至ＴＦ３　に与え
ることにより、除去可能である。同様に、図１１（ｃ）
では主信号からの遅延時間が比較的小さい２つのゴース
ト成分２７，２８と、遅延時間が比較的大きいゴースト
成分とが混入しているが、これらの各ゴースト成分２７
，２８についても可変遅延回路の遅延時間をゴーストの
遅延時間に応じて設定してＴＦ１　乃至ＴＦ３　にあた
えることで除去可能である。すなわち、図８では各ＴＦ
４でフィルタリング可能な遅延時間範囲の区間を可変と
することによって、少数のＴＦで広範囲の遅延時間のゴ
ーストに対応している。

【００１１】このように、各ゴースト成分の遅延時間に
応じた遅延量で入力ビデオ信号を遅延させて各ＴＦ４に
与える必要がある。この理由から、可変遅延回路８によ
って加算器３の出力を遅延させている。全ての可変遅延
回路８は、どのようなゴーストの発生状況にも対応可能
なように、全除去範囲に対応した遅延時間で動作可能と
する必要がある。すなわち、ゴースト除去範囲を例えば
４０μ秒に設定した場合には、可変遅延回路８の遅延可
能時間を全て４０μ秒に設定する必要がある。メモリの
ビット数（段数）で各可変遅延回路８の規模を表すと、
１段当りの遅延時間が７０ｎ秒であるので、各可変遅延
回路を５７０段で構成する必要がある。

【００１２】このように、図８の装置では、ＴＦ４のフ
ィルタリング区間を可変することによってタップ数を低
減して回路規模を縮小しているが、可変遅延回路８の段
数が極めて多いことから、特に多数のゴーストに対応す
る場合等には、回路規模を十分に低減することはできな
い。また、所定位置におけるゴースト発生状況は時間変
化に拘らず略一定であり、ＴＦ４のフィルタリング区間
を殆ど変化させる必要はない。すなわち、各可変遅延回
路８の遅延量は同一位置では変化させる必要が殆どなく
、可変遅延回路８の全段数のうちの所定段数が未使用状
態のままであり、極めて不経済である。

【００１３】

【発明が解決しようとする課題】このように、上述した
従来の等化装置においては、可変遅延回路の段数が多い
ことから回路規模を十分に低減することができないとい
う問題点があった。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、回路規模を縮小することができる等化装置
を提供することを目的とする。

【００１５】［発明の構成］

【課題を解決するための手段】本発明に係る等化装置は
、所定ビットの入力テレビジョンデータが順次入力され
て複数の前記入力テレビジョンデータをパラレルに出力
するシリアルパラレル変換手段と、前記シリアルパラレ
ル変換手段からのデータを記憶する記憶手段と、設定遅
延量に応じて前記記憶手段の書込み及び読出しを制御す
る制御手段と、前記記憶手段からパラレルに出力される
テレビジョンデータをシリアルに変換して順次出力する
パラレルシリアル変換回路とによって構成され、前記入
力テレビジョンデータを異なる遅延時間で遅延させた複
数の遅延信号を出力する複数の可変遅延手段と、前記入
力テレビジョンデータと前記複数の可変遅延手段のうち
の所定の可変遅延手段の出力との一方を選択的に前記複
数の可変遅延手段のうちの他の所定の可変遅延手段に与
える選択回路と、相互にカスケード接続され前記複数の
可変遅延手段からの出力を夫々等化する複数のトランス
バーサルフィルタを有し前記複数のトランスバーサルフ
ィルタによって得られた等化用の信号を前記入力テレビ
ジョン信号に帰還する等化手段とを具備したものである
。

【００１６】

【作用】本発明において、可変遅延手段は入力テレビジ
ョンデータをシリアルからパラレルに変換して記憶し、
読出し時にパラレルからシリアルに変換して複数の遅延
信号を得ており、比較的小さい記憶容量で比較的長い遅
延時間を得ている。選択回路が所定の可変遅延手段に入
力テレビジョンデータを選択して与えることにより、各
可変遅延手段の遅延量に基づく遅延信号が複数のトラン
スバーサルフィルタに与えられる。一方、選択回路が所
定の可変遅延手段の出力を他の可変遅延手段に与えるこ
とにより、他の可変遅延手段からのテレビジョンデータ
の遅延量は、２つの可変遅延手段の遅延量の和となり、
所定のトランスバーサルフィルタは比較的大きな遅延時
間の歪を等化することができる。これにより、伝送路に
おける歪の平均的な遅延時間に応じて可変遅延手段の遅
延量を設定するようにして、可変遅延手段の遅延段数を
低減している。

【００１７】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る等化装置の可変遅延回
路群の一実施例を示すブロック図である。図１において
図８と同一の構成要素には同一符号を付してある。

【００１８】入力端子１にはゴースト妨害を受けた入力
ビデオ信号が入力される。この入力ビデオ信号はＡ／Ｄ
変換器２に与えられる。Ａ／Ｄ変換器２は入力ビデオ信
号をディジタル信号に変換してＴＦ９に与える。ＴＦ９
は図示しないタップにタップ係数が与えられて、遅延時
間が−２．４乃至２μｓのゴーストを除去して加算器３
に与える。加算器３には後述するＴＦ６７からゴースト
打消信号が与えられており、ＴＦ９の出力からゴースト
打消信号を減算することによって、遅延時間が２μｓ以
上のゴーストも除去して出力する。

【００１９】本実施例においては、加算器３の出力はＤ
／Ａ変換器５に与えられると共に、可変遅延回路６１乃
至６４及び選択回路６６にも与えられる。Ｄ／Ａ変換器
５はゴーストが除去されたディジタルビデオ信号をアナ
ログ信号に変換して出力端子６に出力するようになって
いる。

【００２０】可変遅延回路６１乃至６４は遅延量（遅延
段数）が可変となっており、いずれも最大遅延量は１２
８単位時間である。可変遅延回路６１乃至６４はいずれ
も３種類の遅延時間の遅延信号を出力可能となっており
、可変遅延回路６１乃至６４の１２個の遅延信号は夫々
ＴＦ６７乃至７８に与えられるようになっている。また
、可変遅延回路６４の１出力はＴＦ７８に入力されると
共に、選択回路６６にも入力されるようになっている。 後述するように、遅延時間が比較的大きいゴーストが混
入した場合には、可変遅延回路６４の１出力の遅延時間
を最大遅延量（１２８単位時間）に設定して、選択回路
６６に与える。

【００２１】選択回路６６は加算器３の出力と可変遅延
回路６４からの遅延信号とが入力されており、遅延時間
が比較的大きいゴーストが混入した場合には、可変遅延
回路６４の出力を選択的に可変遅延回路６５に与え、他
の場合には加算器３の出力を可変遅延回路６５に与える
ようになっている。可変遅延回路６５は遅延段数が可変
となっており、その最大遅延量は５１２単位時間である
。可変遅延回路６５は遅延時間が相違する３種類の遅延
信号を夫々ＴＦ７９乃至８１に出力するようになってい
る。

【００２２】ＴＦ６７乃至８１はいずれもタップ係数可
変の係数乗算器、加算器及び遅延器等によって構成され
ており、タップ係数に基づいて、入力されたビデオ信号
を等化して出力するようになっている。ＴＦ８１乃至６
８は夫々出力を次段のＴＦ８０乃至６７に与え、ＴＦ６
７は出力をゴースト打消信号として加算器３に出力する
ようになっている。

【００２３】図２は可変遅延回路６１乃至６４の具体的
な構成を示すブロック図である。可変遅延回路６５も同
様の構成であり説明を省略する。

【００２４】入力端子３０には８ビットのディジタルの
ビデオ信号が入力される。この入力ビデオ信号はシリア
ル・パラレル変換回路（以下、ＳＰ変換回路という）３
１に与えられる。ＳＰ変換回路３１は縦続接続された３
個の８ビットラッチ４１乃至４３によって構成されてい
る。８ビットラッチ４１乃至４３はクロックＩＣＫによ
って入力された８ビットデータをラッチして出力する。 入力データ及び各ラッチ４１乃至４３からの連続した４
つの各８ビットの出力がメモリ装置３２にパラレルに入
力される。

【００２５】メモリ装置３２は４×３２の領域を有して
おり、各領域は入力信号と同一ビット数（８ビット）で
構成されている。すなわち、メモリ装置３２は１０２４
ビット（８×４×３２）で構成され、後述するように、
書込み及び読出しアドレスを遅延量に応じて指定するこ
とにより、最大３２単位時間の遅延量が得られるように
なっている。

【００２６】メモリ装置３２のアドレスは加算器３３か
らのアドレス出力によって指定されようになっている。 加算器３３にはアドレスカウンタ３４及びセレクタ３５
の出力が与えられる。アドレスカウンタ３４は所定のク
ロックをカウントし、カウント出力をアドレス出力とし
て加算器３３に与える。セレクタ３５には遅延メモリ３
６ａ乃至３６ｄの各データが入力される。遅延メモリ３
６ａのデータは“０”であり、遅延メモリ３６ａ乃至３
６ｄのデータによって、所定の遅延量が４段階で与えら
れる。加算器３３はアドレスカウンタ３４の出力からセ
レクタ３５の出力を減算して、アドレス出力をラッチ４
４を介してメモリ装置３２に与えるようになっている。 セレクタ３５が遅延メモリ３６ａ乃至３６ｄの１つを選
択してメモリ装置３２のアドレスを適宜指定することに
より、メモリ装置３２から最大遅延量が３２単位時間の
遅延信号が得られる。

【００２７】メモリ装置３２はライトイネーブル信号Ｗ
ＥによってＳＰ変換回路３１からのパラレルデータを読
込む。セレクタ３５はメモリ装置３２の書込み時には遅
延メモリ３６ａの“０”を選択し、読出し時には他の遅
延メモリ３６ｂ乃至３６ｄのデータを選択するようにな
っている。すなわち、書込み時には、アドレスカウンタ
３４のカウント値がアドレス出力として加算回路３３及
びラッチ４４を介してメモリ装置３２に与えられるよう
になっている。

【００２８】一方、読出し時にはメモリ装置３２は出力
イネーブル信号ＯＥによって各８ビットの４個のデータ
を出力バスＯＤを介してパラレル・シリアル変換回路（
以下、ＰＳ変換回路という）Ｃ１　乃至Ｃ３　に出力す
る。メモリ装置３２の出力側には４個の８ビットラッチ
４５乃至４８が設けられており、これらの８ビットラッ
チ４５乃至４８にクロックＭＣＫが与えられて、ラッチ
した各８ビットのデータをパラレル出力するようになっ
ている。この場合には、アドレスカウンタ３４のカウン
ト出力とセレクタ３５からの設定遅延量に基づくデータ
とが加算回路３３によって減算されて、アドレス出力と
してメモリ装置３２に与えられるようになっている。遅
延量に相当するアドレスを指定してデータを連続して３
回読出すことにより、３種類の遅延信号を得るようにな
っている。

【００２９】各ＰＳ変換回路Ｃ１　乃至Ｃ３　は入力さ
れた各８ビットの４つのパラレルデータを各８ビットの
連続したデータに変換して出力するものであり、いずれ
も８ビットセレクタＳ１　乃至Ｓ３　及び８ビットラッ
チ４９乃至５２によって構成されている。メモリ装置３
２からの最初の８ビット乃至最後の８ビットの４つのデ
ータは夫々８ビットラッチ４９の入力端及び８ビットセ
レクタＳ１　乃至Ｓ３　の入力端０に与えられる。８ビ
ットラッチ４９乃至５１の出力は夫々８ビットセレクタ
Ｓ１乃至Ｓ３　の入力端１に与えられ、８ビットセレク
タＳ１　乃至Ｓ３　の出力は夫々次段の８ビットラッチ
５０乃至５２に与えられている。ＰＳ変換回路Ｃ１　の
各８ビットセレクタＳ１乃至Ｓ３　には制御信号Ａが与
えられており、ＰＳ変換回路Ｃ１　はこの制御信号Ａの
ローレベル（以下、“Ｌ”という）又はハイレベル（以
下、“Ｈ”という）に基づいて、出力バスＯＤからのデ
ータか８ビットラッチ４９乃至５１の出力かを選択して
次段の８ビットラッチ５０乃至５２に出力するようにな
っている。８ビットラッチ４９乃至５２はクロックＯＣ
Ｋが与えられて、ラッチした８ビットのデータを出力し
ており、８ビットラッチ５２から各８ビットデータがシ
リアルに出力される。

【００３０】ＰＳ変換回路Ｃ２　，Ｃ３　の構成もＰＳ
変換回路Ｃ１の構成と同一である。ＰＳ変換回路Ｃ２　
，Ｃ３　の各８ビットセレクタＳ１　乃至Ｓ３　には夫
々制御信号Ｂ，Ｃが与えられる。ＰＳ変換回路Ｃ２　，
Ｃ３　は夫々制御信号Ｂ，Ｃによって出力バスＯＤのデ
ータを選択した後のクロックＯＣＫのタイミングで、８
ビットデータを順次出力するようになっている。

【００３１】ＰＳ変換回路Ｃ１　乃至Ｃ３　の出力は夫
々可変遅延回路Ｔ１　乃至Ｔ３　を介して出力端子Ｏ１
　乃至Ｏ３　に出力されるようになっている。可変遅延
回路Ｔ１　乃至Ｔ３はいずれも縦続接続された８ビット
ラッチ５３乃至５５及び８ビットセレクタＳ４　によっ
て構成されている。各ＰＳ変換回路Ｃ１　乃至Ｃ３　の
出力は夫々各可変遅延回路Ｔ１　乃至Ｔ３　の８ビット
セレクタＳ４　及び８ビットラッチ５３の入力端に与え
られる。各８ビットラッチ５３乃至５５の出力は次段の
８ビットラッチ５４，５５及び８ビットセレクタＳ４　
に与えられる。８ビットセレクタＳ４　は遅延量補正信
号によってＰＳ変換回路Ｃ１　乃至Ｃ３　の出力及び８
ビットラッチ５３乃至５５の出力のいずれかを選択して
出力端子Ｏ１　乃至Ｏ３　に出力するようになっている
。各８ビットセレクタＳ４　が遅延量補正信号によって
出力を選択することにより、遅延量を１単位時間毎に変
化させることができる。こうして、出力端子Ｏ１　乃至
Ｏ３　から３種類の遅延時間のビデオ信号を得ることが
できる。このビデオ信号が図１の各ＴＦ６７乃至８１に
与えられるようになっている。

【００３２】次に、このように構成された等化装置の動
作について図３及び図４を参照して説明する。図３は図
２の可変遅延回路の動作を説明するためのタイミングチ
ャートである。図３（ａ）乃至（ｈ）は、夫々、周波数
が８ｆｓｃのクロック、周波数が４ｆｓｃのクロックＣ
Ｋ、ディジタルの入力ビデオ信号、アドレス出力、ロー
アクティブのライトイネーブル信号ＷＥ、ローアクティ
ブの出力イネーブル信号ＯＥ、クロックＭＣＫ、出力バ
スＯＤのデータを示し、図３（ｉ）乃至（ｋ）は夫々制
御信号Ａ，Ｂ，Ｃを示し、図３（ｌ）はクロックＯＣＫ
を示し、図３（ｍ）乃至（ｐ）は可変遅延回路Ｔ１　乃
至Ｔ３　の出力を示している。なお、図３ではシステム
のクロックＣＫの周期Ｔが１／４ｆｓｃ（＝７０ｎ秒）
であるものとしている。

【００３３】まず、図３を参照して可変遅延回路６１乃
至６５の動作を説明する。ＳＰ変換回路３１には、図３
（ｃ）に示すように、各８ビットの入力ビデオ信号ａ，
ｂ，ｃ，…が入力端子３０を介して順次入力される。Ｓ
Ｐ変換回路３１の各８ビットラッチ４３乃至４１に夫々
データａ乃至ｄがラッチされると、ライトイネーブル信
号ＷＥ（図３（ｅ））の“Ｌ”タイミングでこれらの８
ビットのデータはメモリ装置３２にパラレルに書込まれ
る。メモリ装置３２のアドレスは図３（ｄ）に示すアド
レスカウンタ３４からのアドレス出力によって指定され
る。

【００３４】メモリ装置３２に書込まれたデータは図３
（ｆ）に示す出力イネーブル信号ＯＥの“Ｌ”タイミン
グで読出される。この場合のアドレスはアドレスカウン
タ３４の出力とセレクタ３５の出力との減算出力によっ
て指定されており、アドレスカウンタ３４及びセレクタ
３５出力によって最大３２単位時間の遅延が可能である
。メモリ装置３２に書込まれたデータを遅延させること
なく出力させる場合には、セレクタ３５はデータ群３６
のうち“０”のデータを選択する。すなわち、図３（ｄ
）に示すアドレスＷ１とアドレス１１とは同一となり、
図３（ｇ）に示すクロックＭＣＫのタイミングでデータ
ａ乃至ｄは同時に出力バスＯＤを介して出力される（図
３（ｈ））。

【００３５】一方、ＰＳ変換回路Ｃ１　乃至Ｃ３　には
図３（ｉ）乃至（ｋ）に示す制御信号Ａ，Ｂ，Ｃが夫々
与えられている。制御信号Ａ，Ｂ，Ｃの“Ｌ”期間に各
８ビットセレクタＳ１　乃至Ｓ３　は出力バスＯＤから
のデータを選択し、“Ｈ”期間に各８ビットセレクタＳ
１　乃至Ｓ３　は８ビットラッチ４９乃至５１の出力を
選択する。制御信号Ａ，Ｂ，Ｃは本実施例では１クロッ
クづつずれて発生させており、各ＰＳ変換回路Ｃ１　乃
至Ｃ３　には１クロックづつずれて出力バスＯＤのデー
タが各８ビットセレクタＳ１　乃至Ｓ３　によって取込
まれる。各８ビットラッチ４９乃至５２はクロックＯＣ
Ｋによってラッチした８ビットのデータを出力しており
、各ＰＳ変換回路Ｃ１　乃至Ｃ３　の８ビットラッチ５
２からは、出力バスＯＤのデータを取込んだ後のクロッ
クＯＣＫのタイミングで順次８ビットのデータが出力さ
れる。例えば、ＰＳ変換回路Ｃ１　からは、図３（ｍ）
に示すデータがラッチ５２から順次出力されることにな
る。制御信号Ａ，Ｂ，Ｃは４クロック周期で発生してお
り、各ラッチ５２の出力は４クロック単位で変化可能な
遅延信号となる。そこで、１クロック単位の遅延信号を
出力することができるように、可変遅延回路Ｔ１　乃至
Ｔ３　が設けられている。

【００３６】各ＰＳ変換回路Ｃ１　乃至Ｃ３　からの出
力は可変遅延回路Ｔ１　乃至Ｔ３　に与えられる。可変
遅延回路Ｔ１　は遅延量補正信号に基づいて８ビットラ
ッチ５２乃至５５の出力を選択することにより、入力さ
れたデータをそのまま出力するか又は１乃至３クロック
分だけ遅延させて出力する。すなわち、８ビットラッチ
５２乃至５５の出力を選択することによって、出力端子
Ｏ１　には図３（ｍ）乃至（ｐ）の出力が選択的に出力
される。

【００３７】同様にして、可変遅延回路Ｔ２　からは可
変遅延回路Ｔ１　の出力が１クロック遅延した出力が出
力端子Ｏ２　に出力され、可変遅延回路Ｔ３　からは可
変遅延回路Ｔ１　の出力が２クロック遅延した出力が出
力端子Ｏ３　に出力される。こうして、出力端子Ｏ１　
乃至Ｏ３から３種類の遅延信号が得られ、これらの遅延
信号が図１のＴＦ６７乃至８１に与えられる。

【００３８】最大遅延段数３２段のメモリ装置３２に４
個の８ビットデータをパラレルに与えて、メモリ装置３
２からのパラレルデータを各８ビットのシリアルデータ
に変換して順次出力しているので、図２の可変遅延回路
によって最大１２８単位時間の遅延量が得られる。

【００３９】このように構成された可変遅延回路は、回
路規模が著しく低減されている。例えば、可変遅延回路
として、遅延量の最大値が１２８単位時間で、８ビット
で構成された入力データに対して、３つのＴＦに与える
３種類の遅延信号を発生するものを考える。ここで、１
単位時間の遅延量を与える１ビットのメモリの数によっ
て回路の規模を表すと、図８に示した従来例において必
要な総ビット数は１２８×３×８＝３０７２ビットであ
る。また、３個の７ビットカウンタも必要である。これ
に対し、図２においては、ビット数が１０２４ビットの
メモリ装置３２と、５ビットカウンタ１個で構成するこ
とができる。すなわち、本実施例においては、上述した
設定では、ＴＦに遅延信号を与える可変遅延回路の回路
規模を従来例に比して約１／３に低減することができる
。

【００４０】図１において入力端子１を介して入力され
るビデオ信号はＡ／Ｄ変換器２によってディジタル信号
に変換された後、ＴＦ９に与えられる。ＴＦ９は−２．
４乃至２μｓの遅延時間のゴーストを除去して加算器３
に出力する。本実施例において、加算器３の出力は可変
遅延回路６１乃至６４及び選択回路６６に与えられてい
る。

【００４１】可変遅延回路６１乃至６４は入力されたビ
デオ信号を０乃至８．９６μｓだけ遅延させて、遅延時
間が異なる１２種類の遅延信号を各ＴＦ６７乃至７８に
与えている。ＴＦ６７乃至７８はタップ係数に基づいて
、各遅延信号を等化する。こうして、ＴＦ６７乃至７８
により、遅延時間が２乃至約１１μｓのゴースト成分の
うちの所定の１２成分を除去するためのゴースト打消信
号が発生する。このゴースト打消信号はＴＦ６７から加
算器３に与えられて、ＴＦ９の出力から減算される。

【００４２】一方、選択回路６６は加算器３の出力か又
は可変遅延回路６４からの最大遅延信号を可変遅延回路
６５に与えている。可変遅延回路６５は入力されたビデ
オ信号を０乃至３５．８μｓだけ遅延させて、遅延時間
が異なる３種類の遅延信号を各ＴＦ７９乃至８１に与え
ている。選択回路６６が加算器３の出力を選択した場合
には、ＴＦ７９乃至８１は２乃至約３８μｓの遅延時間
のゴーストのうちの所定の３成分を除去するためのゴー
スト打消信号を発生する。また、選択回路６６が可変遅
延回路６４の出力を選択した場合には、可変遅延回路６
４からの遅延信号が８．９６μｓだけ遅延しているので
、ＴＦ７９乃至８１は約１１乃至４７μｓの遅延時間の
ゴーストのうちの所定の３成分を除去するためのゴース
ト打消信号を発生する。ＴＦ７９乃至８１の出力はＴＦ
６７の出力に加算されて加算器３に与えられる。

【００４３】こうして、選択回路６６が加算器３の出力
を選択した場合には、ＴＦ６７からは遅延時間が２乃至
１１μｓのうちの１２成分のゴーストと、遅延時間が２
乃至３５．８μｓのうちの３成分のゴーストとを除去す
るためのゴースト打消信号が発生し、選択回路６６が可
変遅延回路６４の出力を選択した場合には、ＴＦ６７か
らは遅延時間が２乃至１１μｓのうちの１１成分のゴー
ストと、遅延時間が１１μｓのゴーストと、遅延時間が
１１乃至４７μｓのうちの３成分のゴーストとを除去す
るためのゴースト打消信号が発生する。加算器３の出力
はＤ／Ａ変換器５によってディジタル信号に変換された
後出力端子６から出力される。

【００４４】図４は横軸に遅延時間をとり縦軸にパーセ
ントをとり、ゴーストの遅延時間分布を示す説明図であ
る。この説明図は、「ゴースト除去方式の開発経過」、
松浦、テレビジョン学会技術報告、ＩＴＥＪ　　Ｔｅｃ
ｈｎｉｃａｌ　　Ｒｅｐｏｒｔ　　Ｖｏｌ．１３，　　
Ｎｏ．３２，　　ｐｐ．１−６，ＲＯＲＴ′８９−１，
　　Ｊｕｎｅ　　１９８９　　に基づいたものである。 図４（ａ）に示すように、フィードバック接続のＴＦ６
７乃至８１で除去する遅延時間が２μｓ以上のゴースト
のうち、遅延時間が２乃至１１μｓのゴーストの発生数
と遅延時間が１１μｓ以上のゴーストの発生数との比は
、約４：１であり、遅延時間が１１μｓ以上のゴースト
成分の発生数は少ない。この理由から、本実施例では、
遅延時間が２乃至１１μｓのゴーストに対してＴＦ６７
乃至７８によって少なくとも１２成分を除去し、遅延時
間が１１μｓ以上のゴーストについてＴＦ７９乃至８１
によって最大３成分を除去するようにしている。

【００４５】遅延時間が３８μｓ以上のゴーストが存在
しない場合には、選択回路６６は加算器３の出力を選択
して可変遅延回路６５に与える。この場合には、図４（
ｂ）に示すように、ＴＦ６７乃至７８によって遅延時間
が２乃至１１μｓのゴーストうちの１２成分を除去し、
ＴＦ７９乃至８１によって遅延時間が２乃至３８μｓの
うちの３成分を除去する。

【００４６】一方、遅延時間が３８μｓ以上のゴースト
が存在する場合には、選択回路６６は可変遅延回路６４
からの最大遅延量の遅延信号を選択して可変遅延回路６
５に与える。この場合には、図４（ｃ）に示すように、
ＴＦ６７乃至７７によって遅延時間が２乃至１１μｓの
ゴーストうちの１１成分を除去し、ＴＦ７８によって遅
延時間が１１μｓのゴーストを除去し、ＴＦ７９乃至８
１によって遅延時間が１１乃至４７μｓのうちの３成分
を除去する。

【００４７】日本において採用されているゴースト除去
基準信号は、前ゴーストと後ゴーストとを合わせて遅延
時間が４４．７μｓのゴーストを除去可能となっており
、可変遅延回路６１乃至６５（最大遅延時間４７μｓ）
によって十分に対処することができる。

【００４８】このように、本実施例においては、比較的
短い遅延時間のゴーストの発生数が多いことを考慮して
、遅延段数が少ない可変遅延回路によって比較的多くの
種類の遅延信号を得るようにしている。このため、可変
遅延回路のメモリの使用効率は従来に比して著しく向上
し、回路規模を低減することができる。

【００４９】更に、本実施例においては、遅延量に相当
した領域を有するメモリ装置３２に８ビット単位の４個
のデータを書込み、読出しアドレスを適宜設定すること
によって所定の遅延量の４個の８ビットデータを得、こ
のデータを複数のＰＳ変換回路に与えて制御信号に基づ
くタイミングで８ビットデータを順次出力させることに
よって、複数の遅延量の遅延信号を得ており、遅延段数
を従来例に比して著しく低減して回路規模を縮小してい
る。

【００５０】図５は本発明の他の実施例に係る等化装置
を示すブロック図である。図５において図１と同一の構
成要素には同一符号を付して説明を省略する。

【００５１】加算器３の出力は可変遅延回路８２乃至８
４及び選択回路８６に与えられ、選択回路８６の出力は
可変遅延回路８５に与えられる。可変遅延回路８２乃至
８５は図２と同様の構成であり、順次入力される各８ビ
ットの５個のデータを同時にメモリ装置に与えるＳＰ変
換回路と、１領域が８ビットで構成され（最大遅延段数
×５）の領域を有するメモリ装置と、メモリ装置の出力
を各８ビットのデータに変換して順次出力するＰＳ変換
回路とを有しており、遅延時間が相違する４種類の遅延
信号を出力することができるようになっている。したが
って、可変遅延回路８２乃至８５の最大遅延段数はメモ
リ装置の領域数に基づいた５の倍数となり、可変遅延回
路８２乃至８４は最大遅延段数が１３０段で構成され、
可変遅延回路８５は最大遅延段数が５２０段で構成され
ている。

【００５２】可変遅延回路８２乃至８４からの各４種類
ずつの遅延信号は夫々ＴＦ８８乃至９９に与えられる。 また、可変遅延回路８４からの４種類の遅延信号は選択
回路８７にも与えられており、選択回路８７は４種類の
遅延信号のいずれか１つを選択して選択回路８６に与え
る。選択回路８６は加算器３の出力と選択回路８７の出
力との一方を選択して可変遅延回路８５に与えるように
なっている。可変遅延回路８５の４種類の遅延信号は夫
々ＴＦ１００　乃至１０３　に与えられる。ＴＦ１０３
　乃至８９の出力は夫々次段のＴＦ１０２　乃至８８に
与えられ、ＴＦ８８からゴースト打消信号が加算器３に
与えられるようになっている。

【００５３】次に、このように構成された等化装置の動
作について図６の説明図を参照して説明する。

【００５４】可変遅延回路８２乃至８４は０乃至９．１
μｓの遅延時間で動作して、ＴＦ８８乃至９９は遅延時
間が２乃至約１１μｓのゴーストのうち１２成分を除去
するためのゴースト打消信号を発生する。また、可変遅
延回路８５は０乃至３６．４μｓの遅延時間で動作する
。

【００５５】いま、遅延時間が３８μｓ以上のゴースト
が混入していない場合には、選択回路８６は加算器３の
出力を可変遅延回路８５に与える。この場合には、図６
（ａ）に示すように、ＴＦ８８乃至９９によって遅延時
間が２乃至１１μｓのゴーストのうちの１２成分を除去
し、ＴＦ１００　乃至１０３　によって遅延時間が２乃
至３８μｓのゴーストのうちの４成分を除去する。

【００５６】遅延時間が３８μｓ以上のゴーストが混入
した場合には、選択回路８６は選択回路８７の出力を選
択する。この場合には、図６（ｂ）に示すように、ＴＦ
８８乃至９９によって遅延時間が２乃至１１μｓのゴー
ストのうちの１２成分を除去し、ＴＦ１００　乃至１０
３　によって遅延時間が１１乃至４７μｓのゴーストの
うちの４成分を除去する。

【００５７】本実施例においても図１の実施例と同様の
効果を得ることができる。更に、可変遅延回路８４の出
力を選択回路８７が選択して選択回路８６に与えている
ので、ＴＦの遅延時間設定の自由度が増加するという利
点がある。

【００５８】図７は本発明の他の実施例に係る等化装置
を示すブロック図である。図７において図１と同一の構
成要素には同一符号を付して説明を省略する。本実施例
においては、図５の可変遅延回路８４，８５に代えて、
可変遅延回路１０５，１０６　が採用されている。可変
遅延回路１０５　，１０６　は、最大遅延段数が２６０
であり、入力された信号を０乃至１８．２μｓだけ遅延
させて、遅延時間が異なる４種類の遅延信号を夫々ＴＦ
９６乃至１０３　に出力するようになっている。可変遅
延回路８３の出力は選択回路１０７　にも与えられ、選
択回路１０７　は加算器３出力と可変遅延回路８３の出
力との一方を選択して可変遅延回路１０５　に与える。 可変遅延回路１０５　の出力は選択回路１０８　にも与
えられ、選択回路１０８　は加算器３と可変遅延回路１
０５　の出力との一方を選択して可変遅延回路１０６　
に与えるようになっている。

【００５９】このように構成された実施例においては、
選択回路１０７　が可変遅延回路８３の出力を選択して
可変遅延回路１０５　に与えることにより、ＴＦ９６乃
至９９は遅延時間が１１乃至２９μｓのゴーストのうち
の４成分を除去することができる。更に、選択回路１０
８　が可変遅延回路１０５　の出力を選択することによ
り、ＴＦ１００　乃至１０３は遅延時間が２９乃至３７
μｓのゴーストのうちの４成分を除去することができる
。すなわち、ＴＦ８８乃至１０３　によって、図５の実
施例と略同様の遅延時間範囲のゴーストを除去可能であ
る。

【００６０】可変遅延回路８２，８３，１０５　，１０
６　の総遅延段数は７８０段であり、図５の実施例の総
遅延段数（９１０段）よりも低減されている。したがっ
て、等化可能な遅延時間範囲を狭くすることなく、回路
規模を図５の実施例よりも低減することができるという
利点を有する。

【００６１】なお、本発明は上記各実施例に限定される
ものではなく、例えば、メモリ装置としてＦＩＦＯ（Ｆ
ｉｒｓｔ　ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリを採用し
たが、双方向データバスを有するメモリを採用してもよ
い。

【００６２】

【発明の効果】以上説明したように本発明によれば、等
化可能な遅延時間範囲を狭くすることなく回路規模を縮
小することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る等化装置の一実施例を示すブロッ
ク図。

【図２】図１中の可変遅延回路の具体的な構成を示すブ
ロック図。

【図３】図２の可変遅延回路の動作を説明するためのタ
イミングチャート。

【図４】図１の実施例の動作を説明するための説明図。

【図５】本発明の他の実施例の等化装置を示すブロック
図。

【図６】図５の実施例の動作を説明するための説明図。

【図７】本発明の他の実施例の等化装置を示すブロック
図。

【図８】従来の等化装置を示すブロック図。

【図９】図８中の可変遅延回路の具体的な構成を示すブ
ロック図。

【図１０】トランスバーサルフィルタの構成を示すブロ
ック図。

【図１１】従来例の問題点を説明するための説明図であ
る。

【符号の説明】

３…加算器 ６１〜６５…可変遅延回路 ６６…選択回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　所定ビットの入力テレビジョンデータ
   が順次入力されて複数の前記入力テレビジョンデータを
   パラレルに出力するシリアルパラレル変換手段と、前記
   シリアルパラレル変換手段からのデータを記憶する記憶
   手段と、設定遅延量に応じて前記記憶手段の書込み及び
   読出しを制御する制御手段と、前記記憶手段からパラレ
   ルに出力されるテレビジョンデータをシリアルに変換し
   て順次出力するパラレルシリアル変換回路とによって構
   成され、前記入力テレビジョンデータを異なる遅延時間
   で遅延させた複数の遅延信号を出力する複数の可変遅延
   手段と、前記入力テレビジョンデータと前記複数の可変
   遅延手段のうちの所定の可変遅延手段の出力との一方を
   選択的に前記複数の可変遅延手段のうちの他の所定の可
   変遅延手段に与える選択回路と、相互にカスケード接続
   され前記複数の可変遅延手段からの出力を夫々等化する
   複数のトランスバーサルフィルタを有し前記複数のトラ
   ンスバーサルフィルタによって得られた等化用の信号を
   前記入力テレビジョン信号に帰還する等化手段とを具備
   したことを特徴とする等化装置。