JPH04335422A

JPH04335422A - ソーティング装置

Info

Publication number: JPH04335422A
Application number: JP3135981A
Authority: JP
Inventors: Hitoshi Yamamoto; 斉山本; Shigeru Miyake; 茂三宅
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-05-10
Filing date: 1991-05-10
Publication date: 1992-11-24
Also published as: US5515482A; US5664078A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はソーティング装置、特
に複数の基準軸データに基づき、データをソーティング
する装置に関する。

【０００２】

【従来の技術】画像合成回路は、外部から供給される画
像情報に基づき、ＣＲＴ表示用の各種画像信号を合成出
力するものであり、単に二次元的な平面画像ばかりでな
く、立体的な三次元画像をも合成出力することができる
ことから、例えば三次元画像用のビデオゲーム、飛行機
及び各種乗物の操縦シュミレータ、コンピュータグラフ
ッィクス、ＣＡＤ装置のディスプレイ及びその他の用途
に幅広く用いられている。

【０００３】ところで、画像合成回路を用いて奥行きを
持った三次元画像をリアルタイムで合成する場合には、
各ポリゴン又はオブジェクトを画像奥行き方向の座標値
、すなわちＺ軸情報に基づき各フレーム毎に高速でソー
ティングしてやることが必要となる。

【０００４】このために、複数の三次元データを所定の
基準軸、すなわちＺ軸情報に基づき高速ソーティングで
きるソーテイング装置の開発が望まれていた。しかし、
従来のソーティングは、各データに含まれるＺ軸情報の
隣接するもの同士を遂次比較してその都度並べ変えると
いう作業を全データに対して行っていた。

【０００５】

【発明が解決しようとする課題】従来の方法では、メモ
リ間における全Ｚ軸情報のデータの転送を多数回に渡っ
て繰り返し行わなければならなかった。従って、データ
のソーティング作業を高速で行うことができないという
問題があった。特に、比較対象とするＺ軸情報の個数が
多くなると、ソーティング作業に時間と手間がかかりす
ぎる。従って、これを高速ソーティングしようとする場
合には、比較的大型のコンピュータを用いなければなら
ず、装置全体が複雑且つ高価なものとなってしまう問題
があった。

【０００６】この発明は、この様な従来の問題点に鑑み
なされたものであり、その目的とするところは、複数の
データのソーティング処理を簡単な構成で高速に行える
ことが可能なソーティング装置を提供することにある。

【０００７】

【課題を解決するための手段】この発明の第１の発明に
かかるソーティング装置は、所定の基準軸データを有す
る複数のデータを格納するデータメモリと、基準軸デー
タ書き込み用の少なくとも２個のメモリエリアを有する
ソーティングメモリと、第１のソーティングメモリエリ
アを前記基準軸データの最下位から最上位のデータに対
応してアドレスを設定し、各アドレスに対応する第１の
ソーティングメモリエリアの記憶領域にそのアドレスよ
り１つ小さいアドレスをデータとして書き込む第１の制
御手段と、前記データメモリから読み出した基準軸デー
タに１つ加算した値の第１のソーティングメモリエリア
のアドレスに格納されたデータを現在アドレス指定され
ている第２のソーティングメモリエリアの記憶領域に書
き込むと共にこの第２のソーティングメモリのアドレス
を現在読み出した第１のソーティングメモリのアドレス
の記憶領域に書き込み、且つ第２のソーティングメモリ
のアドレスを１つインクリメントして、第１及び第２の
ソーティングメモリエリアに基準軸データが昇順または
降順に連鎖するようにデータを書き込む第２の制御手段
と、を備えてなる。

【０００８】更に、この発明のソーティング装置は、前
記第１のソーティングメモリエリアの記憶領域に書き込
まれたデータを保持するレジスタと、前記第１のソーテ
ィングメモリエリアの記憶領域に書き込まれたデータが
第２のソーティングメモリエリアのアドレス値の場合、
前記レジスタにそのデータを保持すると共に、前記第１
のソーティングメモリエリアの記憶領域に書き込まれた
データが第１のソーティングメモリエリアのアドレス値
の場合、前記レジスタに保持されたデータに書換える第
３の制御手段と、を備えてなることを特徴とする。

【０００９】また、この発明の第２の発明にかかるソー
ティング装置は、所定の基準軸データを有する複数のデ
ータを格納するデータメモリと、基準軸データの最下位
から最上位アドレスが割り当てられた第１のソーティン
グメモリと、基準軸データの順序に従ったデータメモリ
のアドレスが格納される第２のソーティングメモリと前
記データメモリより読み出した基準軸データに対応する
前記第１のソーティングメモリのアドレスの記憶領域の
データを１つインクリメントする第１の制御手段と、前
記データメモリに格納された全てのデータに対して前記
第１の制御手段の動作が施された後、前記第１のソーテ
ィングメモリの最上位または最下位のアドレスのデータ
を１つ減算し、減算したデータを同一アドレスに再格納
すると共に、現在のアドレスのデータと１つ大きいアド
レスデータを加算し、現在のアドレスに格納する第２の
制御手段と、前記データメモリより読み出された基準軸
データを第１のソーティングメモリのアドレスとして第
１のソーティングメモリのデータを読み出し、このデー
タを第２のソーティングメモリのアドレスとしてそのア
ドレスの記憶領域にデータメモリより読み出したアドレ
スを格納し、第１のソーティングメモリのデータを１つ
デクリメントして元の第１のソーティングメモリのアド
レスに格納し、前記第２のソーティングメモリにデータ
をソートしてを格納する第３の制御手段と、を備えてな
る。

【００１０】

【作用】このように、この発明の第１の発明によれば、
第１のソーティングメモリエリアのアドレスが示す最上
位又は最下位のアドレスが示す第２のソーティングメモ
リエリアのアドレスよりはじめ、ソーティングメモリエ
リアのアドレスをたどることにより、その時の第２のソ
ーティングメモリエリアのアドレスがデータメモリ上の
基準軸データの降順又は昇順のデータアドレスとなる。従って、この発明によれば、メモリエリアへの転送処理
を繰り返すという単純な処理を行うのみで、複数のデー
タを基準軸データに基づき高速にソーティングすること
ができる。

【００１１】そして、第１、第２のソーティングメモリ
エリアへのリード、ライトを夫々１サイクルとし、基準
軸データ値がＭレベルであり、ソーティング対象数がＮ
個とした場合、第１の発明によれば、第１の制御手段で
Ｍサイクル、第２の制御手段で最大３Ｎサイクルとなり
、ソーティングが完了するまで、Ｍ＋３Ｎサイクルを必
要とする。更に、第３の制御手段では２Ｍサイクル必要
とし、最大３（Ｍ＋Ｎ）サイクル時間が必要となるが、
Ｎ又はＭの値を大きくしてもソーティングにかかるサイ
クル時間はリニアにしか増加しない。

【００１２】更に、第２の発明によれば、第１のソーテ
ィングメモリと第２のソーティングメモリとのデータの
転送処理を行うことで、第２のソーティングメモリのア
ドレス順にデータをとることで、データメモリ上の基準
軸データの降順又は昇順のアドレスとなり、第１、第２
のソーティングメモリの転送処理を繰り返すという単純
な処理を行うのみで、複数のデータを基準軸データに基
づき高速ソーティングすることができる。

【００１３】そして、同様に第１、第２のソーティング
メモリへのリード、ライトを夫々１サイクルとし、基準
軸データ値がＭレベルであり、ソーティング対象数がＮ
個とした場合、この発明では、メモリを初期化する段階
でＭサイクル、第１の制御手段で２Ｎサイクル、第２の
制御手段で３Ｎサイクル、第３の制御手段で３Ｎサイク
ルの時間を必要とし、ソーティング完了までに８Ｎ＋Ｍ
サイクル時間が必要となるが、Ｎ又はＭの値を大きくし
てもソーティングにかかるサイクル時間はリニアにしか
増加せず、特に基準軸データのレベル数Ｍは係数もつか
ないため、基準軸データのレベル数を増やしても処理時
間に与える影響は少ない。

【００１４】

【実施例】次にこの発明の好適な実施例を図面に基づき
説明する。

【００１５】図１はこの発明にかかるソーティング装置
の好適な実施例を示すブロック図である。

【００１６】図１において、１は、ＣＰＵであり、この
発明を例えば、画像処理装置などに用いた場合、その画
像処理装置の動作並びにこのソーティング装置４の制御
を行う。２はダイレクトメモリアクセス（ＤＭＡ）装置
であり、データメモリ３をアクセスし、データメモリ３
に格納されたデータをデータバス９を介してソーティン
グ装置４に送出する。８はアドレスバスである。

【００１７】この実施例においては、データメモリ３に
はＺ軸座標データを含んだ１５３６個のオブジェクトデ
ータが任意に格納されている。そして、前記ＤＭＡ装置
３またはＣＰＵ１により、データメモリ３の所定アドレ
スをアクセスし、データバス９を介して１５３６個のオ
ブジェクトデータがソーティング装置４に送出される。このソーティング装置４は、Ｚ軸座標データの大きい順
にソートを行う。また、この実施例におけるＺ軸座標デ
ータは０〜２５５である。

【００１８】ソーティング装置４には、少なくとも２組
のソーティングメモリエリアを有するソーティングメモ
リ１０を備え、この実施例においては、第１のソーティ
ングメモリエリアとしてランダムアクセスメモリからな
るメモリ５が用いられ、第２のソーティングメモリエリ
アとして同じくランダムアクセスメモリからなるメモリ
６が用いられる。このメモリ５は１２ビット×２５６ワ
ード、メモリ６は１２ビット×１５３６ワードの記憶容
量を夫々有する。両方のメモリともメモリ５又は６のア
ドレスがデータとして格納され、データメモリ３から送
られてくるデータに基づき、ソーティング装置４内のコ
ントローラ７により、このメモリ５、６に順次所定のア
ドレスデータに書き変えられる。

【００１９】この発明ではソーティングが終了した後は
、メモリ５、メモリ６間を順次アドレスでたどっていく
ことにより、データメモリ３内の１５３６個のオブジェ
クトデータのＺ軸座標データの大きい順のアドレスがメ
モリ６のアドレスより認識するようにすることである。即ち、この発明においては、メモリ５、６へのコントロ
ーラ７によるデータの書き込みに特徴を有するものであ
る。

【００２０】以下、このメモリの書き込み制御手順につ
き図２ないし図６に従い更に説明する。

【００２１】図２はメモリ５及びメモリ６のデータ構成
を示し、データは１２ビットで構成され、Ｄ１１がメモ
リ５又はメモリ６のアドレス認識用ビットとして用いら
れる。

【００２２】このＤ１１のビットが”０”のとき、メモ
リ６のアドレスデータが、Ｄ１１のビットが”１”のと
き、メモリ５のアドレスデータおよびエンドデータが格
納されている。この実施例において、メモリ６のアドレ
スデータは０Ｈ〜５ＦＦＨ、メモリ５のアドレスデータ
は８００Ｈ〜８ＦＦＨ，エンドデータはＦＦＦＨである
。

【００２３】また、図３はデータメモリ３に格納された
各データを示す。

【００２４】まず、図４に示すように、コントローラ７
により、第１の制御が行われる。この第１の制御は、メ
モリ５のアドレスをＺ軸座標値とみなし、メモリ５のア
ドレスを”０Ｈ”〜”ＦＦＨ”に設定し、各アドレスに
そのアドレスより１つ小さいメモリ５のアドレスをデー
タとして格納する。

【００２５】図４において、円の中の文字はメモリ５の
データ、円の上にある文字はメモリ５のアドレスを夫々
示す。

【００２６】この制御により、メモリ５にＺ軸座標値の
最大”ＦＦＨ”から最小”０Ｈ”までリンクされたこと
になる。ここで、リンクとはそのデータにより次のアド
レスを指すことをいう。

【００２７】続いて、図５に示すように、コントローラ
７により第２の制御が行われる。この第２の制御はデー
タメモリ３に格納された１５３６個のオブジェクトデー
タのＺ時軸座標値によるリンク形成を行うものである。

【００２８】尚、この第２の制御の前にメモリ６のアド
レスは”０Ｈ”に初期化されている。

【００２９】図３に示すデータメモリ３に格納されてい
るＺ軸座標データを含んだオブジェクトデータがソーテ
ィング装置４へ送られる。すなわち、データメモリ３を
ＣＰＵ１またはＤＭＡ装置２によりアクセスすることに
より、順次ソーティング装置４に送られてくる。ソーテ
ィング装置４のコントローラ７は１つのオブジェクトデ
ータを受け取る毎に、そのＺ軸座標値に１つプラスした
値のメモリ５のアドレス内のデータを現在のメモリ６の
アドレスに格納する。

【００３０】そして、メモリ５のアドレスに現在のメモ
リ６のアドレスをデータとして格納する。そしてメモリ
６のアドレスを１インクリメントする。以上の手順をデ
ータメモリ３内の１５３６個のオブジェクトデータに対
して行うか又はＺ軸座標値がＦＦＨ〔エンドデータ〕に
なるまでくり返す。この動作を図３及び図５を参照して
説明する。

【００３１】まず、データメモリ３の最初のアドレス”
０Ｈ”に格納されているデータを受け取ると、そのＺ軸
座標値は”４Ｈ”であるので、メモリ５のアドレス”５
Ｈ”のデータ”８０４Ｈ”をメモリ６のアドレス”０Ｈ
”にデータとして書き込み。メモリ５のアドレス”５Ｈ
”にはメモリ６のアドレス”０００Ｈ”が書き込まれる
。

【００３２】続いて、同様にデータメモリ３のアドレス
”１Ｈ”〜”４Ｈ”までのデータを読み出し、前述の動
作を行うことにより図５に示すように、データメモリ３
のオブジェクトデータのＺ軸座標値によるリンク形成が
行われる。これを１５３６個のオブジェクトデータに対
して行うか又はＺ軸座標値がエンドデータになるまで行
うことにより、１５３６個のオブジェクトデータのＺ軸
座標値によるリンクが形成される。従って、この第２の
制御が終了した後、メモリ５の”ＦＦＨ”アドレスが示
すデータより始て、メモリ５に書き込まれているデータ
がメモリ６のアドレスになると、メモリ６内のアドレス
のリンクをたどり、もしメモリ５のアドレスになると、
またメモリ５のアドレスに格納されているデータがメモ
リ６のデータになるまでメモリ５のアドレスをたどって
いく。そして、このリンクをたどっていくときのメモリ
６のアドレスがデータメモリ３上のＺ軸座標値の大きい
順のオブジェクトデータのアドレスとなり、最大から最
小へ降順にソートされる。

【００３３】この図５に示すように、第２の制御を終っ
た段階で、Ｚ軸座標値にしたがったソーティングを行う
ことができるが、メモリ５にメモリ６のアドレスデータ
が存在するまで、メモリ５内のリンクをたどる必要があ
る。このメモリ５内のリンク動作を最小にする方がソー
ティングした後データメモリ３からデータを読み出すに
は都合がよい。

【００３４】そこで、この発明の第２の実施例では、更
に、コントローラ７が第３の制御でこのデータを整理す
る。即ち、メモリ５内の”８００Ｈ”〜”８ＦＦＨ”の
データをメモリ６のデータである”０Ｈ”〜”５ＦＦＨ
”に置き換える制御を行うものである。

【００３５】第３の制御では、メモリ５のアドレス”０
Ｈ”〜”ＦＦＨ”まで順次データを読み、そのデータが
”０Ｈ”〜”５ＦＦＨ”の値であれば、そのデータをコ
ントローラ７内の置き換え用レジスタに保持する。また
”８００Ｈ”〜”８ＦＦＨ”の値であれば、置き換え用
レジスタの値をメモリ５のそのアドレスに格納する。この動作を図５に対して行うと図６に示すようになる。

【００３６】そして、メモリ５のアドレス”ＦＦＨ”が
示すメモリ６のアドレスより始て、メモリ６内のリンク
をたどり、もしメモリ５のアドレスになったときは、そ
のデータであるメモリ６のアドレスでメモリ６に戻り、
またメモリ６内のリンクをたどる。この結果、メモリ５
内のリンクをたどる動作を最小することができる。

【００３７】而して、この発明によれば、第１、第２の
ソーティングメモリ５、６へのリード、ライトを夫々１
サイクルとし、基準軸データ値がＭレベルであり、ソー
ティング対象数がＮ個とした場合、第１の制御でＭサイ
クル、第２の制御で最大３Ｎサイクルとなり、ソーティ
ングが完了するまで、Ｍ＋３Ｎサイクルを必要とする。更に、第３の制御では２Ｍサイクル必要とし、最大３（
Ｍ＋Ｎ）サイクル時間が必要となるが、Ｎ又はＭの値を
大きくしてもソーティングにかかるサイクル時間はリニ
アにしか増加しない。

【００３８】また、データメモリ３からソーティング装
置４へのデータ入力時間はそのソーティング対象数のＮ
サイクル時間となり、最小時間で実行できる。

【００３９】更に、ソーティングに必要なメモリ５、６
は（オブジェクトの存在するＺ座標値のレベル数）＋（
ソーティング対象数）ワード且つそのワード数を２進数
で表したときの最大ビット数という小さい記憶容量で実
現できる。

【００４０】尚、上述した実施例では、Ｚ軸座標値の大
きい順から小さい順へ降順にソートする場合について説
明したが、Ｚ軸座標値の小さい順から大きい順へ昇順に
ソートする場合には、メモリ５の”０Ｈ”のアドレスよ
り始めて、前述とは逆のリンクをたどることにより行な
うことができる。

【００４１】次にこの発明の第２の発明の実施例につき
説明する。

【００４２】この第２の発明の回路構成自体は図１のも
のと基本的には変わりはなく、メモリ５、６へのデータ
の格納の仕方が相違する。即ち、コントローラ７の制御
方法が第１の発明と相違するので、図１および図７ない
し図１０を参照しつつ、この部分を中心にして説明する
。

【００４３】第２の発明においても、図１のデータメモ
リ３にＺ軸座標データを含んだ１５３６個のオブジェク
トデータがＺ軸座標データと無関係に格納されており、
そして、ＤＭＡ装置３またはＣＰＵ１により、データメ
モリ３の所定アドレスをアクセスし、データバス９を介
して１５３６個のオブジェクトデータがソーティング装
置４に送出される。このソーティング装置４は、Ｚ軸座
標データの大きい順にソートを行う。また、この実施例
におけるＺ軸座標データは０〜２５５である。第１のソ
ーティングメモリ５のアドレスはＺ軸座標のレベルとし
て考え、そのデータは各Ｚ軸座標のレベルにおいて、１
５３６個中、何番目にソートされなければならないかを
示している。また、第２のソーティングメモリ６のアド
レスは、”０Ｈ”〜”５ＦＦＨ”まであり、そのデータ
はＺ軸座標値の大きい順のデータメモリ３内のオブジェ
クトデータが格納される。

【００４４】この発明では、まずメモリ５内の全データ
を”０”への初期化を行う。続いて、メモリ５を用いて
、各Ｚ軸座標のレベルに何個のオブジェクトデータがあ
るかを調べる。その後このメモリ５の結果を用いて、各
Ｚ軸座標のレベルのメモリ６上のスタートアドレスを計
算する。然る後、メモリ５を用いて、メモリ６内にデー
タメモリ３内のオブジェクトデータのアドレスを格納し
、ソーティングを完成させるものである。

【００４５】以下、このメモリ５、６の書き込み制御手
順を中心にして、この発明の動作を図７ないし図１０に
従い更に説明する。

【００４６】まず、コントローラ７により、メモリ５の
全てのデータを”０”に初期化する。

【００４７】続いて、コントローラ７により第１の制御
が行われる。

【００４８】Ｚ軸座標データを含んだオブジェクトデー
タがデータメモリ３をＣＰＵ１またはＤＭＡ装置２によ
りアクセスすることにより、順次ソーティング装置４に
送られてくる。ソーティング装置４のコントローラ７は
１つのオブジェクトデータを受け取る毎に、そのＺ軸座
標値のメモリ５のアドレスデータを１つインクリメント
する。

【００４９】そして、データメモリ３内の１５３６個の
オブジェクトデータに対して上記動作を実行する。この
結果、図７に示すように、メモリ５のデータは各Ｚ軸座
標値のレベルに何個のオブジェクトデータが存在するか
を表すことになる。。

【００５０】続いて、コントローラ７は図８に示すよう
に、第２の制御を行う。まず初めに、メモリ５のアドレ
ス”ＦＦＨ”からデータを読みだし、このデータを１つ
引いて、同じメモリ５のアドレス”ＦＦＨ”に再格納す
る。そして、次のアドレス”ＦＥＨ”からはそのアドレ
スと１つ大きいアドレスの２つのデータを読みだし、こ
の２つのデータを加算してそのアドレスのデータとして
再格納する。この動作を”０Ｈ”まで順次繰り返す。こ
の動作を行うことにより、メモリ５内のデータはメモリ
６に格納すべきスタートアドレスを示すことになる。図
８及び図９はその動作を行った結果を示す。図９はデー
タメモリ３のアドレス”０Ｈ”〜”３Ｈ”まで実行した
結果を示す。また、図９において（ａ）はデータメモリ
３、（ｂ）はメモリ５、（ｃ）はメモリ６を夫々示す。

【００５１】その後、Ｚ軸座標データを含んだオブジェ
クトデータがデータメモリ３をＣＰＵ１またはＤＭＡ装
置２によりアクセスすることにより、順次ソーティング
装置４に送られてくる。ソーティング装置４のコントロ
ーラ７は１つのオブジェクトデータを受け取る毎に、そ
のＺ軸座標値データをメモリ５のアドレスとしてそのメ
モリ５のデータを得る。そして、そのデータ値をメモリ
６のアドレスとして現在データメモリ３を指しているア
ドレスをデータとして格納する。次に、メモリ５のデー
タを１つデクリメントし、元のメモリ５のアドレスに再
格納する。この動作を１５３６個のオブジェクトデータ
に対して実行する。図１０はこの処理がデータメモリ３
のアドレス”０Ｈ”〜”３Ｈ”まで行われた結果を示す
。また、図１０において、（ａ）はデータメモリ３、（
ｂ）はメモリ５、（ｃ）はメモリ６を夫々示す。

【００５２】以上の動作を行うことにより、メモリ６の
アドレス”０Ｈ”から”５ＦＦＨ”へ順にデータを取る
と。データメモリ３内のＺ軸座標値の大きい順のメモリ
アドレスとなる。

【００５３】従って、このメモリ６のアドレス”０Ｈ”
から順次読み出すとＺ軸座標値の大きい順から小さい順
へ降順にソートでき、アドレス”５ＦＦＨ”から”０Ｈ
”へ順次読み出すとＺ軸座標値の小さい順から大きい順
へ昇順にソートすることができる。

【００５４】而して、第１、第２のソーティングメモリ
５、６へのリード、ライトを夫々１サイクルとし、基準
軸データ値がＭレベルであり、ソーティング対象数がＮ
個とした場合、この発明では、メモリ５の初期化でＭサ
イクル、第２の制御手段で２Ｎサイクル、第３の制御手
段で３Ｎサイクル、第４の制御手段で３Ｎサイクルの時
間を必要とし、ソーティング完了までに８Ｎ＋Ｍサイク
ル時間が必要となるが、Ｎ又はＭの値を大きくしてもソ
ーティングにかかるサイクル時間はリニアにしか増加せ
ず、特に基準軸データのレベル数Ｍは係数もつかないた
め、基準軸データのレベル数を増やしても処理時間に与
える影響は少ない。

【００５５】更にこの発明においても、ソーティングに
必要なメモリ５、６は（オブジェクトの存在するＺ座標
値のレベル数）＋（ソーティング対象数）ワード且つそ
のワード数を２進数で表したときの最大ビット数という
小さい記憶容量で実現できる。

【００５６】尚、上述した実施例においては、ソーティ
ングメモリ１０として、第１のメモリ５と第２のメモリ
６と２個のメモリで構成しているが、１個のメモリを用
い、このメモリに２つの記憶領域を形成して、アクセス
することにより構成することもできる。

【００５７】

【発明の効果】以上説明したように、この発明の第１の
発明によれば、第１のソーティングメモリエリアのアド
レスが示す最上位又は最下位のアドレスが示す第２のソ
ーティングメモリエリアのアドレスよりはじめ、ソーテ
ィングメモリエリアのアドレスをたどることにより、そ
の時の第２のソーティングメモリエリアのアドレスがデ
ータメモリ上の基準軸データの降順又は昇順のデータア
ドレスとなる。従って、この発明によれば、ソーティン
グメモリエリアへの転送処理を繰り返すという単純な処
理を行うのみで、複数のデータを基準軸データに基づき
高速にソーティングすることができる。

【００５８】また、第１、第２のソーティングメモリエ
リアへのリード、ライトを夫々１サイクルとし、基準軸
データ値がＭレベルであり、ソーティング対象数がＮ個
とした場合、第１の発明によれば、第１の制御手段でＭ
サイクル、第２の制御手段で最大３Ｎサイクルとなり、
ソーティングが完了するまで、Ｍ＋３Ｎサイクルとなる
。そして、第３の制御手段では２Ｍサイクル更に必要と
する、最大３（Ｍ＋Ｎ）サイクル時間が必要となるが、
Ｎ又はＭの値を大きくしてもソーティングにかかるサイ
クル時間はリニアにしか増加せず、ソーティング対象数
及び基準軸データ値が大きくなっても高速にソーティン
グが行える。

【００５９】第２の発明によれば、第１のソーティング
メモリと第２のソーティングメモリとのデータの転送処
理を行うことで、第２のソーティングメモリのアドレス
順にデータをとることで、データメモリ上の基準軸デー
タの降順又は昇順のアドレスとなり、第１、第２のソー
ティングメモリの転送処理を繰り返すという単純な処理
を行うのみで、複数のデータを基準軸データに基づき高
速ソーティングすることができる。

【００６０】また第２の発明においても、第１、第２の
ソーティングメモリへのリード、ライトを夫々１サイク
ルとし、基準軸データ値がＭレベルであり、ソーティン
グ対象数がＮ個とした場合、メモリを初期化する段階で
Ｍサイクル、第１の制御手段で２Ｎサイクル、第２の制
御手段で３Ｎサイクル、第３の制御手段で３Ｎサイクル
の時間を必要とし、ソーティング完了までに８Ｎ＋Ｍサ
イクル時間が必要となるが、Ｎ又はＭの値を大きくして
もソーティングにかかるサイクル時間はリニアにしか増
加せず、特に基準軸データのレベル数Ｍは係数もつかな
いため、基準軸データのレベル数を増やしても処理時間
に与える影響は少ない。

【図面の簡単な説明】

【図１】この発明に係るソーティング装置の好適な実施
例を示すブロック図である。

【図２】ソーティングメモリのデータ構成を示す説明図
である。

【図３】データメモリに格納された各データの状態を示
す説明図である。

【図４】第１の発明の実施例に係るメモリ５に第１の制
御手段を施した状態を示す説明図である。

【図５】第１の発明の実施例において、第２の制御手段
を施したメモリ５、６のリンク構成を示す説明図である
。

【図６】第１の発明の実施例において、第３の制御手段
を施したメモリ５、６のリンク構成を示す説明図である
。

【図７】第２の発明の実施例における、第１のソーティ
ングメモリにだい１の制御手段を施した状態を示す説明
図である。

【図８】第２の発明の実施例における第１のソーティン
グメモリに第２の制御手段を施した状態を示す説明図で
ある。

【図９】第２の発明の実施例において、第２の制御手段
を施した状態のデータメモリ、第１、第２のソーティン
グメモリの関係を示す説明図である。

【図１０】第２の発明の実施例において、第３の制御手
段を施した状態のデータメモリ第１、第２のソーティン
グメモリの関係を示す説明図である。

【符号の説明】

１　　ＣＰＵ２　　ＤＭＡ装置３　　データメモリ４　　ソーティング装置５　　第１のソーティングメモリ６　　第２のソーティングメモリ７　　コントローラ１０　　ソーティングメモリ

Claims

【特許請求の範囲】

【請求項１】　　複数のデータを所定の基準軸データに
基づきソーティングする装置であって、所定の基準軸デ
ータを有する複数のデータを格納するデータメモリと、
基準軸データ書き込み用の少なくとも２個のメモリエリ
アを有するソーティングメモリと、第１のソーティング
メモリエリアを前記基準軸データの最下位から最上位の
データに対応してアドレスを設定し、各アドレスに対応
する第１のソーティングメモリエリアの記憶領域にその
アドレスより１つ小さいアドレスをデータとして書き込
む第１の制御手段と、前記データメモリから読み出した
基準軸データに１つ加算した値の第１のソーティングメ
モリエリアのアドレスに格納されたデータを現在アドレ
ス指定されている第２のソーティングメモリエリアの記
憶領域に書き込むと共にこの第２のソーティングメモリ
のアドレスを現在読み出した第１のソーティングメモリ
のアドレスの記憶領域に書き込み且つ第２のソーティン
グメモリのアドレスを１つインクリメントして、第１及
び第２のソーティングメモリエリアに基準軸データが昇
順または降順に連鎖するようにデータを書き込む第２の
制御手段と、を備えてなるソーティング装置。
【請求項２】　　前記第１のソーティングメモリエリア
の記憶領域に書き込まれたデータを保持するレジスタと
、前記第１のソーティングメモリエリアの記憶領域に書
き込まれたデータが第２のソーティングメモリエリアの
アドレス値の場合、前記レジスタにそのデータを保持す
ると共に、前記第１のソーティングメモリエリアの記憶
領域に書き込まれたデータが第１のソーティングメモリ
エリアのアドレス値の場合、前記レジスタに保持された
データに書換える第３の制御手段と、を備えてなること
を特徴とする請求項１に記載のソーティング装置。
【請求項３】　　前記ソーティングメモリは、少なくと
も、基準軸データのレベル数にソーティング対象数を加
算したワード且つそのワード数を２進数で表したときの
最大ビット数の記憶容量を有することを特徴とする請求
項１または２に記載のソーティング装置。
【請求項４】　　複数のデータを所定の基準軸データに
基づきソーティングする装置であって、所定の基準軸デ
ータを有する複数のデータを格納するデータメモリと、
基準軸データの最下位から最上位アドレスが割り当てら
れた第１のソーティングメモリと、基準軸データの順序
に従ったデータメモリのアドレスが格納される第２のソ
ーティングメモリと前記データメモリより読み出した基
準軸データに対応する前記第１のソーティングメモリの
アドレスの記憶領域のデータを１つインクリメントする
第１の制御手段と、前記データメモリに格納された全て
のデータに対して前記第１の制御手段の動作が施された
後、前記第１のソーティングメモリの最上位または最下
位のアドレスのデータを１つ減算し、減算したデータを
同一アドレスに再格納すると共に、現在のアドレスのデ
ータと１つ大きいアドレスデータを加算し、現在のアド
レスに格納する第２の制御手段と、前記データメモリよ
り読み出された基準軸データを第１のソーティングメモ
リのアドレスとして第１のソーティングメモリのデータ
を読み出し、このデータを第２のソーティングメモリの
アドレスとしてそのアドレスの記憶領域にデータメモリ
より読み出したアドレスを格納し、第１のソーティング
メモリのデータを１つデクリメントして元の第１のソー
ティングメモリのアドレスに格納し、前記第２のソーテ
ィングメモリにデータをソートしてを格納する第３の制
御手段と、を備えてなるソーティング装置。
【請求項５】　　前記第２のソーティングメモリの読み
出すアドレス順位を変更することで、基準軸データに基
いて、降順または昇順にデータメモリのデータをソーテ
ィングすることを特徴とする請求項４に記載のソーティ
ング装置。