JPH04332172A - Semiconductor device equipped with conductivity modulation type mosfet - Google Patents

Semiconductor device equipped with conductivity modulation type mosfet

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JPH04332172A
JPH04332172A JP10157291A JP10157291A JPH04332172A JP H04332172 A JPH04332172 A JP H04332172A JP 10157291 A JP10157291 A JP 10157291A JP 10157291 A JP10157291 A JP 10157291A JP H04332172 A JPH04332172 A JP H04332172A
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Abstract

PURPOSE:To control the thickness of a conductivity modulation layer to the minimum to realize a semiconductor device(IGBT) with little turn-OFF loss by having a circuit for protecting elements from overvoltage built in the title IGBT. CONSTITUTION:When avalanche layers 11a, 11b with small curvature are formed in the surface of a conductivity modulation layer 4 and overvoltage is applied thereto, a diode constituted by these layers 11a, 11b and modulation layer 4 enters avalanche, a gate potential becomes positive relative to a source potential and IGBT is placed in the ON state. As a result, a current flows and the IGBT is protected from a damage caused by the overvoltage.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、多電源を駆動するスイ
ッチ素子などとして用いられる伝導度変調型MOSFE
T(IGBT)を備えた半導体装置の構成に関するもの
である。
[Industrial Application Field] The present invention relates to a conductivity modulated MOSFE used as a switching element for driving multiple power sources.
The present invention relates to the configuration of a semiconductor device including T (IGBT).

【0002】0002

【従来の技術】図2に、従来用いられている伝導度変調
型MOSFET(IGBT)の構造を示してある。この
IGBTにおいては、P+ 型のドレイン層1と、この
ドレイン層1の上に積層されたN+ 型のバッファ層2
により形成される半導体基板3の上に、エピタキシャル
成長によりN− 型の伝導度変調層4が形成される。こ
の伝導度変調層4の表面にゲート酸化膜5を介して、ポ
リシリコン製のゲート電極6が形成される。さらに、こ
のゲート電極6をマスクとして用いたセルフアライン法
により、伝導度変調層4の表面に不純物が導入され、P
型のベース層7が形成される。同様に、ベース層7の上
に形成されたアルミニウム製のソース電極8を用いてN
型のソース層9が導入されて、セル(MOS部)10が
形成されている。
2. Description of the Related Art FIG. 2 shows the structure of a conventionally used conductivity modulated MOSFET (IGBT). This IGBT includes a P+ type drain layer 1 and an N+ type buffer layer 2 laminated on this drain layer 1.
On the semiconductor substrate 3 formed by the above, an N- type conductivity modulation layer 4 is formed by epitaxial growth. A gate electrode 6 made of polysilicon is formed on the surface of this conductivity modulation layer 4 with a gate oxide film 5 interposed therebetween. Furthermore, by a self-alignment method using this gate electrode 6 as a mask, impurities are introduced into the surface of the conductivity modulation layer 4, and P
A base layer 7 of the mold is formed. Similarly, using an aluminum source electrode 8 formed on the base layer 7, N
A type source layer 9 is introduced to form a cell (MOS section) 10.

【0003】このようなIGBTにおいては、ソース電
極8に対し正の電位がゲート電極6に印加されると、ゲ
ート電極下のベース層7の表面が反転してチャンネルが
形成される。このチャンネルを介しソース層9から電子
が伝導度変調層4に注入される。これに呼応して、ドレ
イン層1より正孔が注入されるため、伝導度変調層4の
伝導度は急激に上昇し、低抵抗素子となる。このような
特性を示すIGBTは、絶縁ゲート型のバイポーラ素子
として注目を集めている素子である。
In such an IGBT, when a positive potential with respect to the source electrode 8 is applied to the gate electrode 6, the surface of the base layer 7 under the gate electrode is inverted to form a channel. Electrons are injected from the source layer 9 into the conductivity modulation layer 4 through this channel. Correspondingly, holes are injected from the drain layer 1, so that the conductivity of the conductivity modulation layer 4 increases rapidly, resulting in a low resistance element. IGBTs exhibiting such characteristics are devices that are attracting attention as insulated gate bipolar devices.

【0004】図5に、このIGBTを電圧共振型のスイ
ッチング素子として用いたときのターンオフ時の電圧/
電流波形を示してある。図5にて分かるように、IGB
Tにおいては、ゲート電圧VG が遮断された瞬間t0
 から、主電流iM は急激に減少し、テール電流iT
 が発生した後、時刻t1 において零となる。この間
、IGBTには、時刻t0 から電圧VM がかかり始
めており、この電圧VMと時刻t0 からt1 までの
電流値との積がターンオフ損失Eoffとなる。
FIG. 5 shows the voltage at turn-off when this IGBT is used as a voltage resonance type switching element.
The current waveform is shown. As can be seen in Figure 5, IGB
At T, the moment t0 when the gate voltage VG is cut off
, the main current iM decreases rapidly and the tail current iT
After this occurs, it becomes zero at time t1. During this time, voltage VM begins to be applied to the IGBT from time t0, and the product of this voltage VM and the current value from time t0 to t1 becomes turn-off loss Eoff.

【0005】[0005]

【発明が解決しようとする課題】このターンオフ損失E
offは、IGBTをスイッチング素子として使用する
うえで小さいことが望ましい。この損失Eoffの減少
を図るためには、テール電流iT を減少させることが
有効である。この電流iT は、伝導度変調層4を伝導
度変調状態とするために注入されていた電子および正孔
のキャリアが、チャンネルが消滅して注入が停止された
後、ソース−ドレイン間の電圧VM の上昇にともない
正孔がソース側へ、電子はドレイン側へ掃き出される際
に発生する。従って、この電流iT を零とすることは
、不可能である。しかしながら、伝導度変調層4を薄く
すると、すなわち、IGBT内蔵トランジスタのhFE
を向上させると、伝導度変調に関与しているキャリアの
数が減少するため、キャリアの掃き出し量を抑制するこ
とが可能となる。従って、テール電流iT の減少をは
かることができる。
[Problem to be solved by the invention] This turn-off loss E
Off is desirably small when using the IGBT as a switching element. In order to reduce this loss Eoff, it is effective to reduce the tail current iT. This current iT is generated by the source-drain voltage VM after the carriers of electrons and holes injected to bring the conductivity modulation layer 4 into the conductivity modulation state disappear after the channel disappears and the injection is stopped. This occurs when holes are swept out to the source side and electrons are swept out to the drain side as . Therefore, it is impossible to reduce this current iT to zero. However, if the conductivity modulation layer 4 is made thinner, the hFE of the IGBT built-in transistor becomes thinner.
By improving this, the number of carriers involved in conductivity modulation decreases, making it possible to suppress the amount of carriers swept out. Therefore, it is possible to reduce the tail current iT.

【0006】しかしながら、このIGBTの耐圧性能に
着目すると、耐圧性能は、主としてN− 型の伝導度変
調層4の厚さで決定される。すなわち、高耐圧のIGB
Tとするためには、伝導度変調層4の厚さを保持する必
要があり、耐圧性能を確保するためにテール電流iT 
を減少することができなかった。
However, when focusing on the breakdown voltage performance of this IGBT, the breakdown voltage performance is mainly determined by the thickness of the N- type conductivity modulation layer 4. In other words, high voltage IGB
In order to achieve T, it is necessary to maintain the thickness of the conductivity modulation layer 4, and in order to ensure voltage resistance performance, the tail current iT must be maintained.
could not be reduced.

【0007】さらに、素子の耐圧性能としては、使用上
の安全作動領域を確保するため、通常作動で発生する電
圧の数割増しの耐圧性能が要求される。この要求は、回
路の異常動作時においても、素子が破壊されないように
、通常動作で発生する耐圧以上の耐圧の素子を回路構成
に用いようとするためである。例えば、通常作動では素
子に1000Vが印加される回路に用いられるのであれ
ば、2割増しの1200Vの耐圧性能の素子が選択され
ている。同様に、IGBTにおいても数割増しの耐圧性
能が要求されるため、上述した伝導度変調層4の厚みを
減少させることは困難であり、このため、損失Eoff
を減少させることが難しかった。
[0007]Furthermore, in order to ensure a safe operation range for use, the element is required to have a voltage resistance several times higher than the voltage generated during normal operation. This requirement is for the purpose of using elements in the circuit configuration that have a withstand voltage higher than the withstand voltage generated during normal operation so that the elements will not be destroyed even when the circuit operates abnormally. For example, if the device is used in a circuit in which 1000V is applied to the device during normal operation, a device with withstand voltage performance of 1200V, which is 20% higher, is selected. Similarly, IGBTs are also required to have a several-fold higher withstand voltage performance, so it is difficult to reduce the thickness of the conductivity modulation layer 4 described above, and for this reason, the loss Eoff
was difficult to reduce.

【0008】このような問題点に鑑みて、本発明におい
ては、回路上要求される余剰の耐圧性能を内蔵回路で処
理することにより、伝導度変調層の厚みを通常動作時の
耐圧性能に対応して減少させ、ターンオフ損失の少ない
IGBTを実現しようとするものである。
In view of these problems, in the present invention, the thickness of the conductivity modulation layer is adjusted to correspond to the voltage resistance during normal operation by processing the extra voltage resistance required by the circuit in a built-in circuit. The aim is to realize an IGBT with less turn-off loss.

【0009】[0009]

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、先ず、IGBTのゲート−ド
レイン間にアバランシェダイオードを組み込むようにし
ている。すなわち、本発明のIGBTは、第2導電型の
伝導度変調層と、この伝導度変調層の表面に形成された
第1導電型のベース層と第2導電型のソース層を備えた
MOS部と、このMOS部と対峙する伝導度変調層の表
面または裏面に形成された第1導電型のドレイン層とを
有する伝導度変調型MOSFETを備えた半導体装置で
あって、上記ドレイン層と対峙した伝導度変調層の表面
に、断面の少なくとも一部分の曲率が小さい第1導電型
のアバランシェ層が形成されており、このアバランシェ
層はMOS部のゲート電極と接続されていることを特徴
としている。
[Means for Solving the Problems] In order to solve the above problems, the present invention first incorporates an avalanche diode between the gate and drain of an IGBT. That is, the IGBT of the present invention includes a MOS section including a conductivity modulation layer of the second conductivity type, a base layer of the first conductivity type and a source layer of the second conductivity type formed on the surface of the conductivity modulation layer. and a conductivity modulation type MOSFET having a first conductivity type drain layer formed on the front or back surface of the conductivity modulation layer facing the MOS portion, the conductivity modulation type MOSFET having A first conductivity type avalanche layer having a small curvature in at least a portion of its cross section is formed on the surface of the conductivity modulation layer, and this avalanche layer is characterized in that it is connected to the gate electrode of the MOS section.

【0010】さらに、上記アバランシェ層が、ゲート電
極とツェナーダイオードを介して接続されていることが
望ましく、また、ゲート電極が、MOS部のソース電極
と少なくとも1つのツェナーダイオードを介して接続さ
れていることが有効である。
Further, it is preferable that the avalanche layer is connected to the gate electrode through a Zener diode, and the gate electrode is connected to the source electrode of the MOS section through at least one Zener diode. This is effective.

【0011】そして、このようなツェナーダイオードは
ポリシリコンで形成され、半導体装置に内蔵されている
ものであっても良い。
[0011] Such a Zener diode may be formed of polysilicon and may be built into a semiconductor device.

【0012】0012

【作用】上記のようなIGBTにおいて、伝導度変調層
の表面の第1導電型のアバランシェ層には曲率が小さく
、高い電界集中が発生し易い部分が形成されている。 このため、IGBTが、そのゲートとソースが同電位と
なっているオフ状態において、ソースとドレイン間に通
常以上の過電圧が印加されると、上記の曲率の小さい部
分で降伏電圧を越え、第1導電型のアバランシェ層と第
2導電型の伝導度変調層で形成されているダイオードが
アバランシェに入る。このため、アバランシェ層を介し
てゲート−ドレイン間で電流が流れ、ゲートにソースよ
り高い電位が印加される。従って、このIGBTのMO
S部はオン状態となり、ソースとドレイン間に電流が流
れ、ソース−ドレイン間の過電圧状態からIGBTが保
護される。
[Operation] In the IGBT as described above, the first conductivity type avalanche layer on the surface of the conductivity modulation layer has a small curvature and a portion where high electric field concentration is likely to occur. Therefore, if an overvoltage higher than normal is applied between the source and drain of the IGBT in the off state where the gate and source are at the same potential, the breakdown voltage will be exceeded at the small curvature part, and the first A diode formed by an avalanche layer of a conductivity type and a conductivity modulation layer of a second conductivity type enters the avalanche. Therefore, a current flows between the gate and the drain via the avalanche layer, and a higher potential than the source is applied to the gate. Therefore, the MO of this IGBT
The S portion is turned on, a current flows between the source and the drain, and the IGBT is protected from an overvoltage condition between the source and the drain.

【0013】このように本発明のIGBTにおいては、
過電圧に対する保護回路をIGBT本体に内蔵している
ため、過電圧を見込んだ余剰の耐圧性能を保持する必要
がない。従って、伝導度変調層の厚みは必要最小限に抑
えられるので、オフ状態となったときのキャリアの掃き
出し量は抑制され、ターンオフ損失の減少が図られる。
[0013] As described above, in the IGBT of the present invention,
Since a protection circuit against overvoltage is built into the IGBT body, there is no need to maintain excess voltage resistance in anticipation of overvoltage. Therefore, since the thickness of the conductivity modulation layer is suppressed to the necessary minimum, the amount of carriers swept out when the device is turned off is suppressed, and turn-off loss is reduced.

【0014】[0014]

【実施例】以下に、図を参照して、本発明の実施例つい
て説明する。
Embodiments Below, embodiments of the present invention will be described with reference to the drawings.

【0015】図1に本発明の実施例に係るIGBTの構
造を示してある。本例のIGBTのドレイン層1、バッ
ファ層2、伝導度変調層4、ベース層7、ソース層9、
ゲート電極6およびソース電極8の構造は、前述した従
来のIGBTと同様であり、同じ番号を付して説明を省
略する。本例のIGBTにおいては、上記の各層に加え
、伝導度変調層4の表面に、P型で通常のセル10と比
較し浅く、ウェルの曲率の小さいアバランシェ層11a
、11bが形成されている。さらに、伝導度変調層4の
表面の酸化膜上にポリシリコン製のツェナーダイオード
12、13、14が形成されている。上記のアバランシ
ェ層11a、bは、ツェナーダイオード12を介して、
ゲート電極6と接続されており、また、このゲート電極
6は、ツェナーダイオード13および14を介してソー
ス電極8と接続されている。
FIG. 1 shows the structure of an IGBT according to an embodiment of the present invention. The drain layer 1, buffer layer 2, conductivity modulation layer 4, base layer 7, source layer 9,
The structures of the gate electrode 6 and the source electrode 8 are the same as those of the conventional IGBT described above, so the same numbers are given and the explanation is omitted. In the IGBT of this example, in addition to the above-mentioned layers, an avalanche layer 11a is provided on the surface of the conductivity modulation layer 4, which is P-type, shallower than the normal cell 10, and has a small well curvature.
, 11b are formed. Furthermore, Zener diodes 12, 13, and 14 made of polysilicon are formed on the oxide film on the surface of the conductivity modulation layer 4. The avalanche layers 11a and 11b are connected to each other via the Zener diode 12.
It is connected to a gate electrode 6, and this gate electrode 6 is connected to a source electrode 8 via Zener diodes 13 and 14.

【0016】図2に本例のIGBTの等価回路を示して
ある。本例においては、図4に示す従来のIGBTのゲ
ートGとドレインD間に、アバランシェダイオード11
とツェナーダイオード12が各ダイオードの向きが対峙
するように挿入されている。
FIG. 2 shows an equivalent circuit of the IGBT of this example. In this example, an avalanche diode 11 is connected between the gate G and drain D of the conventional IGBT shown in FIG.
and Zener diodes 12 are inserted so that the directions of the diodes face each other.

【0017】さらに、ゲートGとソースS間には、ツェ
ナーダイオード13および14が各ダイオードの向きが
対峙するように挿入されている。
Further, Zener diodes 13 and 14 are inserted between the gate G and the source S so that the directions of the diodes face each other.

【0018】本例のIGBTのオン状態およびオフ状態
の動作は、先に説明した従来のIGBTと同様であるの
で、説明を省略する。本例のIGBTの特徴であるアバ
ランシェ層11に着目すると、IGBTのオフ状態、す
なわち電圧阻止状態において、ドレイン層1に対し負の
電位となっているベース層7およびアバランシェ層11
から、空乏領域30がドレイン層1に向かって延びてお
り、曲率の小さいアバランシェ層の先端20では、空乏
電界が集中している。このような状態において、回路の
異常動作により、IGBTのソース−ドレイン間に過電
圧がかかると、空乏電界の集中しているアバランシェ層
11の先端20において、降伏電圧を越えてしまう。こ
のため、アバランシェ層11と伝導度変調層4で形成さ
れているダイオードがアバランシェに入り、このダイオ
ードに電流が流れる。そして、ゲート電位VG の上昇
が停止し、電位VG はソース電位VS に対し正とな
る。従って、セル10のMOSはオン状態となり、電子
が伝導度変調層4に注入されてこのIGBTはオンとな
る。このため、ドレインからソースへ電流が流れ、ソー
ス−ドレイン間の過電圧状態は解消されるので、本例の
IGBTにおいては過電圧による素子の破壊が防止され
ている。過電圧の状態が解消されると、アバランシェ層
11と伝導度変調層4で構成されるダイオードのアバラ
ンシェは停止し、ゲート電位VG はソース電位VS 
と等しくなり、IGBTはオフとなる。
The on-state and off-state operations of the IGBT of this example are the same as those of the conventional IGBT described above, so a description thereof will be omitted. Focusing on the avalanche layer 11, which is a feature of the IGBT of this example, the base layer 7 and the avalanche layer 11 have a negative potential with respect to the drain layer 1 in the off state, that is, the voltage blocking state of the IGBT.
From there, a depletion region 30 extends toward the drain layer 1, and the depletion electric field is concentrated at the tip 20 of the avalanche layer, which has a small curvature. In such a state, if an overvoltage is applied between the source and drain of the IGBT due to abnormal circuit operation, the breakdown voltage will be exceeded at the tip 20 of the avalanche layer 11 where the depletion field is concentrated. Therefore, the diode formed by the avalanche layer 11 and the conductivity modulation layer 4 enters the avalanche state, and current flows through this diode. Then, the gate potential VG stops rising, and the potential VG becomes positive with respect to the source potential VS. Therefore, the MOS of the cell 10 is turned on, electrons are injected into the conductivity modulation layer 4, and this IGBT is turned on. Therefore, current flows from the drain to the source and the overvoltage condition between the source and drain is eliminated, so that in the IGBT of this example, destruction of the element due to overvoltage is prevented. When the overvoltage condition is eliminated, the avalanche of the diode composed of the avalanche layer 11 and the conductivity modulation layer 4 stops, and the gate potential VG becomes the source potential VS.
, and the IGBT is turned off.

【0019】さらに、アバランシェ層11とゲート電極
6の間に、ツェナーダイオード12がアバランシェ層1
1からゲート電極6の方向を順方向として挿入されてい
る。
Further, a Zener diode 12 is connected between the avalanche layer 11 and the gate electrode 6.
1, the gate electrode 6 is inserted with the direction of the gate electrode 6 as the forward direction.

【0020】従って、本例のIGBTの通常動作におけ
るゲート電位VG のオン・オフがドレイン1側へ伝播
することが防がれている。そして、このツェナーダイオ
ード12をポリシリコン製とすることにより、IGBT
の表面にゲート電極と同様のプロセスにより容易に形成
することができる。
Therefore, the on/off state of the gate potential VG during normal operation of the IGBT of this example is prevented from propagating to the drain 1 side. By making this Zener diode 12 made of polysilicon, the IGBT
can be easily formed on the surface of the gate electrode by the same process as the gate electrode.

【0021】一方、ゲート電極6とソース電極8との間
には、一対のツェナーダイオード13、14がゲート酸
化膜5の保護のために挿入されている。これらのツェナ
ーダイオード13、14は各ダイオードの順方向が対峙
するように配置されており、過電圧によりゲートをオン
・オフさせた際などに発生するサージ電圧が吸収され、
ゲート酸化膜5の破壊が防がれている。さらに、これら
のツェナーダイオード13、14もポリシリコン製であ
り、本例のIGBT上に内蔵回路として組み込まれてい
る。
On the other hand, a pair of Zener diodes 13 and 14 are inserted between the gate electrode 6 and the source electrode 8 to protect the gate oxide film 5. These Zener diodes 13 and 14 are arranged so that the forward directions of each diode face each other, and the surge voltage that occurs when turning the gate on and off due to overvoltage is absorbed.
Destruction of gate oxide film 5 is prevented. Furthermore, these Zener diodes 13 and 14 are also made of polysilicon, and are incorporated as a built-in circuit on the IGBT of this example.

【0022】このように、本例のIGBTは、アバラン
シェダイオードによる過電圧保護回路を内蔵したIGB
Tであり、さらに、ツェナーダイオードによるゲート保
護回路も内蔵している。従って、回路の異常動作などに
よる過電圧に対して安全に対応できる。このため、従来
のように、通常要求される耐圧に安全を見越して高い耐
圧のIGBTを回路に用いる必要はなく、伝導度変調層
の厚みを必要最小限に保持することが可能となる。そし
て、本例のIGBTにおいては、伝導度変調層の厚みを
抑えることができるため、ターンオフ時のキャリアの掃
き出しにともなうテール電流を抑制することが可能とな
り、ターンオフ損失の小さい素子とすることができる。
As described above, the IGBT of this example is an IGBT having a built-in overvoltage protection circuit using an avalanche diode.
It also has a built-in gate protection circuit using a Zener diode. Therefore, it is possible to safely cope with overvoltage caused by abnormal operation of the circuit. Therefore, it is not necessary to use an IGBT with a high withstand voltage in the circuit in consideration of safety compared to the conventionally required withstand voltage, and it is possible to maintain the thickness of the conductivity modulation layer to the necessary minimum. In the IGBT of this example, since the thickness of the conductivity modulation layer can be suppressed, it is possible to suppress the tail current accompanying carrier sweep-out during turn-off, and it is possible to provide an element with small turn-off loss. .

【0023】さらにまた、本例のIGBTにおいては、
過電圧保護回路およびゲート保護回路がIGBTに内蔵
されいるので、従来と変わりない3端子のIGBTとな
っている。このため、回路に用いるうえでは、従来と何
ら変わりなく使用できる。また、上記の回路に用いられ
ているダイオードは、ポリシリコンで形成されているの
で、従来のIGBTの製造プロセスで製造できるため、
製造も容易でありコストアップの要因とはならない。さ
らに、上記の保護回路がIGBT上に占める面積は、1
%程度にも満たないため、素子としての特性に殆ど影響
を与えることなく保護回路を組み込むことが可能である
Furthermore, in the IGBT of this example,
Since an overvoltage protection circuit and a gate protection circuit are built into the IGBT, it is a three-terminal IGBT that is no different from conventional IGBTs. Therefore, when used in circuits, it can be used in the same manner as in the past. Furthermore, since the diodes used in the above circuit are made of polysilicon, they can be manufactured using conventional IGBT manufacturing processes.
It is easy to manufacture and does not cause an increase in costs. Furthermore, the area occupied by the above protection circuit on the IGBT is 1
%, it is possible to incorporate a protection circuit with almost no effect on the characteristics of the element.

【0024】なお、本例では、ドレイン層がIGBTの
裏面に形成されている縦型のものに基づき説明したが、
ドレイン層がソース層と同様にIGBTの表面に形成さ
れている横型のIGBTにおいても同様に上記の保護回
路を内蔵することができる。
[0024] In this example, the explanation is based on a vertical type in which the drain layer is formed on the back surface of the IGBT.
A horizontal IGBT in which the drain layer is formed on the surface of the IGBT in the same way as the source layer can also incorporate the above-mentioned protection circuit.

【0025】[0025]

【発明の効果】以上説明したように、本発明の伝導度変
調型MOSFETを備えた半導体装置(IGBT)は、
過電圧に対する保護回路をIGBTに内蔵されたアバラ
ンシェダイオードおよびツェナーダイオードによって構
成している。このため、回路の異常動作などで生ずる過
電圧による素子の損傷は、内蔵された保護回路により対
処できる。従って、伝導度保護層の厚みを通常動作で要
求される耐圧に対応した厚みに抑えることができるため
、ターンオフ時のテール電流を抑制することができ、タ
ーンオフ損失の少ないIGBT素子の実現が可能となる
[Effects of the Invention] As explained above, the semiconductor device (IGBT) equipped with the conductivity modulated MOSFET of the present invention has the following features:
A protection circuit against overvoltage is configured by an avalanche diode and a Zener diode built into the IGBT. Therefore, damage to the element due to overvoltage caused by abnormal circuit operation can be dealt with by the built-in protection circuit. Therefore, since the thickness of the conductive protective layer can be kept to a thickness that corresponds to the withstand voltage required for normal operation, the tail current at turn-off can be suppressed, making it possible to realize an IGBT element with low turn-off loss. Become.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】本発明の実施例に係るIGBTの構造を示す断
面図である。
FIG. 1 is a sectional view showing the structure of an IGBT according to an embodiment of the present invention.

【図2】図1に示したIGBTの等価回路を示す回路図
である。
FIG. 2 is a circuit diagram showing an equivalent circuit of the IGBT shown in FIG. 1;

【図3】従来のIGBTの構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of a conventional IGBT.

【図4】図3に示すIGBTの回路記号である。FIG. 4 is a circuit symbol of the IGBT shown in FIG. 3;

【図5】IGBTを用いた電圧共振型回路でのターンオ
フ波形を示すグラフ図である。
FIG. 5 is a graph diagram showing a turn-off waveform in a voltage resonance type circuit using an IGBT.

【符号の説明】[Explanation of symbols]

1  ・・・  P+ 型のドレイン層2  ・・・ 
 N+ 型のバッファ層3  ・・・  半導体基板 4  ・・・  N− 型の伝導度変調層5  ・・・
  ゲート酸化膜 6  ・・・  ゲート電極 7  ・・・  P型のベース層 8  ・・・  ソース電極 9  ・・・  N型のソース層 10・・・  セル(MOS部) 11、11a、11b・・・  P型のアバランシェ層
12、13、14  ・・・  ツェナーダイオード2
0・・・  アバランシェ層の先端部30・・・  空
乏電界 VG ・・・  ゲート電位 VS ・・・  ソース電位 VM ・・・  阻止電圧 iM ・・・  主電流 iT ・・・  テール電流
1... P+ type drain layer 2...
N+ type buffer layer 3... Semiconductor substrate 4... N- type conductivity modulation layer 5...
Gate oxide film 6...Gate electrode 7...P-type base layer 8...Source electrode 9...N-type source layer 10...Cell (MOS section) 11, 11a, 11b... P-type avalanche layers 12, 13, 14... Zener diode 2
0... Tip portion 30 of the avalanche layer... Depletion electric field VG... Gate potential VS... Source potential VM... Blocking voltage iM... Main current iT... Tail current

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】  第2導電型の伝導度変調層と、この伝
導度変調層の表面に形成された第1導電型のベース層と
第2導電型のソース層を備えたMOS部と、このMOS
部と対峙する前記伝導度変調層の表面または裏面に形成
された第1導電型のドレイン層とを有する伝導度変調型
MOSFETを備えた半導体装置において、前記ドレイ
ン層と対峙した前記伝導度変調層の表面に、少なくとも
一部分の曲率が小さい第1導電型のアバランシェ層が形
成されており、このアバランシェ層は前記MOS部のゲ
ート電極と接続されていることを特徴とする伝導度変調
型MOSFETを備えた半導体装置。
1. A MOS section comprising: a conductivity modulation layer of a second conductivity type; a base layer of a first conductivity type and a source layer of a second conductivity type formed on the surface of the conductivity modulation layer; M.O.S.
In a semiconductor device comprising a conductivity modulation type MOSFET, the conductivity modulation layer has a first conductivity type drain layer formed on a front surface or a back surface of the conductivity modulation layer facing the conductivity modulation layer. A first conductivity type avalanche layer having a small curvature at least in part is formed on the surface of the conductivity modulated MOSFET, the avalanche layer being connected to the gate electrode of the MOS section. semiconductor device.
【請求項2】  請求項1において、前記アバランシェ
層は、前記ゲート電極とツェナーダイオードを介して接
続されていることを特徴とする伝導度変調型MOSFE
Tを備えた半導体装置。
2. The conductivity modulated MOSFE according to claim 1, wherein the avalanche layer is connected to the gate electrode via a Zener diode.
A semiconductor device equipped with a T.
【請求項3】  請求項1または2において、前記ゲー
ト電極は、前記MOS部のソース電極と少なくとも1つ
のツェナーダイオードを介して接続されていることを特
徴とする伝導度変調型MOSFETを備えた半導体装置
3. The semiconductor according to claim 1, comprising a conductivity modulated MOSFET, wherein the gate electrode is connected to a source electrode of the MOS section via at least one Zener diode. Device.
【請求項4】  請求項2または3において、前記ツェ
ナーダイオードの少なくとも1つはポリシリコンで形成
され、前記半導体装置に内蔵されていることを特徴とす
る伝導度変調型MOSFETを備えた半導体装置。
4. The semiconductor device according to claim 2, wherein at least one of the Zener diodes is made of polysilicon and is built in the semiconductor device.
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