JP2943385B2 - Semiconductor device having conductivity modulation type MOSFET - Google Patents
Semiconductor device having conductivity modulation type MOSFETInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、多電源を駆動するスイ
ッチ素子などとして用いられる伝導度変調型ＭＯＳＦＥ
Ｔ（ＩＧＢＴ）を備えた半導体装置の構成に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conductivity modulation type MOSFE used as a switching element for driving multiple power supplies.
The present invention relates to a configuration of a semiconductor device including T (IGBT).
【０００２】[0002]
【従来の技術】図３に、従来用いられている伝導度変調
型ＭＯＳＦＥＴ（ＩＧＢＴ）の構造を示してある。この
ＩＧＢＴにおいては、Ｐ+ 型のドレイン層１と、このド
レイン層１の上に積層されたＮ+ 型のバッファ層２によ
り形成される半導体基板３の上に、エピタキシャル成長
によりＮ- 型の伝導度変調層４が形成される。この伝導
度変調層４の表面にゲート酸化膜５を介して、ポリシリ
コン製のゲート電極６が形成される。さらに、このゲー
ト電極６をマスクとして用いたセルフアライン法によ
り、伝導度変調層４の表面に不純物が導入され、Ｐ型の
ベース層７が形成される。同様に、ベース層７の上に形
成されたアルミニウム製のソース電極８を用いてＮ型の
ソース層９が導入されて、セル（ＭＯＳ部）１０が形成
されている。2. Description of the Related Art FIG. 3 shows a structure of a conventional conductivity modulation type MOSFET (IGBT). In this IGBT, an N − type conductivity is epitaxially grown on a semiconductor substrate 3 formed by a P + type drain layer 1 and an N + type buffer layer 2 laminated on the drain layer 1. The modulation layer 4 is formed. A gate electrode 6 made of polysilicon is formed on the surface of the conductivity modulation layer 4 via a gate oxide film 5. Further, by a self-alignment method using the gate electrode 6 as a mask, impurities are introduced into the surface of the conductivity modulation layer 4 to form a P-type base layer 7. Similarly, an N-type source layer 9 is introduced using an aluminum source electrode 8 formed on a base layer 7 to form a cell (MOS section) 10.
【０００３】このようなＩＧＢＴにおいては、ソース電
極８に対し正の電位がゲート電極６に印加されると、ゲ
ート電極下のベース層７の表面が反転してチャンネルが
形成される。このチャンネルを介しソース層９から電子
が伝導度変調層４に注入される。これに呼応して、ドレ
イン層１より正孔が注入されるため、伝導度変調層４の
伝導度は急激に上昇し、低抵抗素子となる。このような
特性を示すＩＧＢＴは、絶縁ゲート型のバイポーラ素子
として注目を集めている素子である。In such an IGBT, when a positive potential is applied to the gate electrode 6 with respect to the source electrode 8, the surface of the base layer 7 below the gate electrode is inverted to form a channel. Electrons are injected from the source layer 9 into the conductivity modulation layer 4 through this channel. In response to this, holes are injected from the drain layer 1, so that the conductivity of the conductivity modulation layer 4 sharply increases, and the element becomes a low-resistance element. The IGBT exhibiting such characteristics has been attracting attention as an insulated gate bipolar device.
【０００４】図５に、このＩＧＢＴを電圧共振型のスイ
ッチング素子として用いたときのターンオフ時の電圧／
電流波形を示してある。図５にて分かるように、ＩＧＢ
Ｔにおいては、ゲート電圧ＶG が遮断された瞬間ｔ0 か
ら、主電流ｉM は急激に減少し、テール電流ｉT が発生
した後、時刻ｔ1 において零となる。この間、ＩＧＢＴ
には、時刻ｔ0 から電圧ＶM がかかり始めており、この
電圧ＶMと時刻ｔ0 からｔ1 までの電流値との積がター
ンオフ損失Ｅｏｆｆとなる。FIG. 5 shows a voltage / turn-off voltage when the IGBT is used as a voltage resonance type switching element.
The current waveform is shown. As can be seen in FIG.
In T, from the moment t 0 when the gate voltage V G is interrupted, it decreases sharply main current i M, after the tail current i T is generated, becomes zero at time t 1. During this time, IGBT
In is from time t 0 begins consuming voltage V M, the product of the current value from this voltage V M and the time t 0 to t 1 is the turn-off loss Eoff.
【０００５】[0005]
【発明が解決しようとする課題】このターンオフ損失Ｅ
ｏｆｆは、ＩＧＢＴをスイッチング素子として使用する
うえで小さいことが望ましい。この損失Ｅｏｆｆの減少
を図るためには、テール電流ｉT を減少させることが有
効である。この電流ｉT は、伝導度変調層４を伝導度変
調状態とするために注入されていた電子および正孔のキ
ャリアが、チャンネルが消滅して注入が停止された後、
ソース−ドレイン間の電圧ＶM の上昇にともない正孔が
ソース側へ、電子はドレイン側へ掃き出される際に発生
する。従って、この電流ｉT を零とすることは、不可能
である。しかしながら、伝導度変調層４を薄くすると、
すなわち、ＩＧＢＴ内蔵トランジスタのｈFEを向上させ
ると、伝導度変調に関与しているキャリアの数が減少す
るため、キャリアの掃き出し量を抑制することが可能と
なる。従って、テール電流ｉT の減少をはかることがで
きる。The turn-off loss E
It is desirable that off be small in using the IGBT as a switching element. In order to decrease the loss Eoff, it is effective to reduce the tail current i T. This current i T is caused by the carrier of the electrons and holes injected to bring the conductivity modulation layer 4 into the conductivity modulation state, after the channel disappears and the injection is stopped.
Source - hole with increasing voltage V M between the drain to the source side, electrons are generated when swept out to the drain side. Therefore, it is impossible to make this current i T zero. However, when the conductivity modulation layer 4 is made thinner,
That is, when improving the h FE of the IGBT-chip transistors, the number of carriers involved in the conductivity modulation is reduced, it is possible to suppress the sweep of carrier. Therefore, the tail current i T can be reduced.
【０００６】しかしながら、このＩＧＢＴの耐圧性能に
着目すると、耐圧性能は、主としてＮ- 型の伝導度変調
層４の厚さで決定される。すなわち、高耐圧のＩＧＢＴ
とするためには、伝導度変調層４の厚さを保持する必要
があり、耐圧性能を確保するためにテール電流ｉT を減
少することができなかった。However, focusing on the withstand voltage performance of the IGBT, the withstand voltage performance is mainly determined by the thickness of the N − type conductivity modulation layer 4. That is, a high breakdown voltage IGBT
Therefore, the thickness of the conductivity modulation layer 4 must be maintained, and the tail current i T cannot be reduced in order to secure the withstand voltage performance.
【０００７】さらに、素子の耐圧性能としては、使用上
の安全作動領域を確保するため、通常作動で発生する電
圧の数割増しの耐圧性能が要求される。この要求は、回
路の異常動作時においても、素子が破壊されないよう
に、通常動作で発生する耐圧以上の耐圧の素子を回路構
成に用いようとするためである。例えば、通常作動では
素子に１０００Ｖが印加される回路に用いられるのであ
れば、２割増しの１２００Ｖの耐圧性能の素子が選択さ
れている。同様に、ＩＧＢＴにおいても数割増しの耐圧
性能が要求されるため、上述した伝導度変調層４の厚み
を減少させることは困難であり、このため、損失Ｅｏｆ
ｆを減少させることが難しかった。[0007] Further, as for the withstand voltage performance of the element, in order to secure a safe operation area in use, the withstand voltage performance of several percent of the voltage generated in normal operation is required. This requirement is to use, in the circuit configuration, an element having a withstand voltage higher than the withstand voltage generated in the normal operation so that the element is not destroyed even during abnormal operation of the circuit. For example, if it is used in a circuit in which 1000 V is applied to the element in normal operation, an element having a withstand voltage performance of 1200 V which is 20% higher is selected. Similarly, since the IGBT is required to have a withstand voltage performance that is several percent higher, it is difficult to reduce the thickness of the conductivity modulation layer 4 described above, and therefore, the loss Eof
It was difficult to reduce f.
【０００８】このような問題点に鑑みて、本発明におい
ては、回路上要求される余剰の耐圧性能を内蔵回路で処
理することにより、伝導度変調層の厚みを通常動作時の
耐圧性能に対応して減少させ、ターンオフ損失の少ない
ＩＧＢＴを実現しようとするものである。In view of these problems, in the present invention, the thickness of the conductivity modulation layer is adjusted to the withstand voltage during normal operation by processing the surplus withstand voltage required on the circuit by a built-in circuit. Thus, an IGBT with a small turn-off loss is realized.
【０００９】[0009]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、先ず、ＩＧＢＴのゲート−ド
レイン間にアバランシェダイオードを組み込むようにし
ている。すなわち、本発明のＩＧＢＴは、第２導電型の
伝導度変調層と、この伝導度変調層の表面に形成された
第１導電型のベース層と第２導電型のソース層を備えた
ＭＯＳ部と、このＭＯＳ部と対峙する伝導度変調層の表
面または裏面に形成された第１導電型のドレイン層とを
有する伝導度変調型ＭＯＳＦＥＴを備えた半導体装置で
あって、上記ドレイン層と対峙した伝導度変調層の表面
に、上記ベース層に対して少なくとも一部分の曲率が大
きい第１導電型のアバランシェ層が形成されており、こ
のアバランシェ層はＭＯＳ部のゲート電極と接続されて
いることを特徴としている。In order to solve the above-mentioned problems, in the present invention, first, an avalanche diode is incorporated between the gate and the drain of the IGBT. That is, an IGBT according to the present invention is a MOS section including a second conductivity type conductivity modulation layer, a first conductivity type base layer and a second conductivity type source layer formed on the surface of the conductivity modulation layer. And a conductivity modulation type MOSFET having a first conductivity type drain layer formed on the front surface or the back surface of the conductivity modulation layer facing the MOS portion, wherein the semiconductor device includes a conductivity modulation type MOSFET facing the drain layer. At least a part of the curvature is large on the surface of the conductivity modulation layer with respect to the base layer.
Kii and avalanche layer of the first conductivity type is formed, the avalanche layer is characterized by being connected to the gate electrode of the MOS portion.
【００１０】さらに、上記アバランシェ層が、ゲート電
極とツェナーダイオードを介して接続されていることが
望ましく、また、ゲート電極が、ＭＯＳ部のソース電極
と少なくとも１つのツェナーダイオードを介して接続さ
れていることが有効である。Further, the avalanche layer is desirably connected to a gate electrode via a Zener diode, and the gate electrode is connected to a source electrode of a MOS section via at least one Zener diode. It is effective.
【００１１】そして、このようなツェナーダイオードは
ポリシリコンで形成され、半導体装置に内蔵されている
ものであっても良い。[0011] Such a Zener diode may be formed of polysilicon and may be built in a semiconductor device.
【００１２】[0012]
【作用】上記のようなＩＧＢＴにおいて、伝導度変調層
の表面の第１導電型のアバランシェ層にはベース層に対
して曲率が大きく、高い電界集中が発生し易い部分が形
成されている。このため、ＩＧＢＴが、そのゲートとソ
ースが同電位となっているオフ状態において、ソースと
ドレイン間に通常以上の過電圧が印加されると、上記の
曲率の大きい部分で降伏電圧を越え、第１導電型のアバ
ランシェ層と第２導電型の伝導度変調層で形成されてい
るダイオードがアバランシェに入る。このため、アバラ
ンシェ層を介してゲート−ドレイン間で電流が流れ、ゲ
ートにソースより高い電位が印加される。従って、この
ＩＧＢＴのＭＯＳ部はオン状態となり、ソースとドレイ
ン間に電流が流れ、ソース−ドレイン間の過電圧状態か
らＩＧＢＴが保護される。In the IGBT as described above, the first conductivity type avalanche layer on the surface of the conductivity modulation layer is opposed to the base layer.
Large curvature, and it tends partial high electric field concentration occurs is formed. For this reason, when an overvoltage is applied between the source and the drain in the off state in which the gate and the source are at the same potential, the IGBT exceeds the breakdown voltage at the portion having the large curvature and the first voltage. The diode formed by the avalanche layer of the conductivity type and the conductivity modulation layer of the second conductivity type enters the avalanche. Therefore, a current flows between the gate and the drain via the avalanche layer, and a higher potential than the source is applied to the gate. Accordingly, the MOS portion of the IGBT is turned on, a current flows between the source and the drain, and the IGBT is protected from an overvoltage state between the source and the drain.
【００１３】このように本発明のＩＧＢＴにおいては、
過電圧に対する保護回路をＩＧＢＴ本体に内蔵している
ため、過電圧を見込んだ余剰の耐圧性能を保持する必要
がない。従って、伝導度変調層の厚みは必要最小限に抑
えられるので、オフ状態となったときのキャリアの掃き
出し量は抑制され、ターンオフ損失の減少が図られる。Thus, in the IGBT of the present invention,
Since the protection circuit for the overvoltage is built in the IGBT main body, it is not necessary to maintain an excessive withstand voltage performance in anticipation of the overvoltage. Therefore, the thickness of the conductivity modulation layer can be suppressed to a necessary minimum, so that the amount of carriers swept out when the transistor is turned off is suppressed, and the turn-off loss is reduced.
【００１４】[0014]
【実施例】以下に、図を参照して、本発明の実施例つい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１５】図１に本発明の実施例に係るＩＧＢＴの構
造を示してある。本例のＩＧＢＴのドレイン層１、バッ
ファ層２、伝導度変調層４、ベース層７、ソース層９、
ゲート電極６およびソース電極８の構造は、前述した従
来のＩＧＢＴと同様であり、同じ番号を付して説明を省
略する。本例のＩＧＢＴにおいては、上記の各層に加
え、伝導度変調層４の表面に、Ｐ型で通常のセル１０と
比較し浅く、ウェルの曲率の大きいアバランシェ層１１
ａ、１１ｂが形成されている。さらに、伝導度変調層４
の表面の酸化膜上にポリシリコン製のツェナーダイオー
ド１２、１３、１４が形成されている。上記のアバラン
シェ層１１ａ、ｂは、ツェナーダイオード１２を介し
て、ゲート電極６と接続されており、また、このゲート
電極６は、ツェナーダイオード１３および１４を介して
ソース電極８と接続されている。FIG. 1 shows the structure of an IGBT according to an embodiment of the present invention. In the IGBT of this example, the drain layer 1, the buffer layer 2, the conductivity modulation layer 4, the base layer 7, the source layer 9,
The structures of the gate electrode 6 and the source electrode 8 are the same as those of the above-described conventional IGBT. In the IGBT of this example, in addition to the above-described layers, the avalanche layer 11 having a shallower and larger well curvature than the normal cell 10 of the P-type is formed on the surface of the conductivity modulation layer 4.
a and 11b are formed. Further, the conductivity modulation layer 4
Zener diodes 12, 13, 14 made of polysilicon are formed on the oxide film on the surface of the semiconductor device. The avalanche layers 11a and 11b are connected to a gate electrode 6 via a Zener diode 12, and the gate electrode 6 is connected to a source electrode 8 via Zener diodes 13 and 14.
【００１６】図２に本例のＩＧＢＴの等価回路を示して
ある。本例においては、図４に示す従来のＩＧＢＴのゲ
ートＧとドレインＤ間に、アバランシェダイオード１１
とツェナーダイオード１２が各ダイオードの向きが対峙
するように挿入されている。FIG. 2 shows an equivalent circuit of the IGBT of this embodiment. In this example, an avalanche diode 11 is connected between the gate G and the drain D of the conventional IGBT shown in FIG.
And the Zener diode 12 are inserted so that the direction of each diode faces each other.
【００１７】さらに、ゲートＧとソースＳ間には、ツェ
ナーダイオード１３および１４が各ダイオードの向きが
対峙するように挿入されている。Furthermore, Zener diodes 13 and 14 are inserted between the gate G and the source S such that the directions of the diodes face each other.
【００１８】本例のＩＧＢＴのオン状態およびオフ状態
の動作は、先に説明した従来のＩＧＢＴと同様であるの
で、説明を省略する。本例のＩＧＢＴの特徴であるアバ
ランシェ層１１に着目すると、ＩＧＢＴのオフ状態、す
なわち電圧阻止状態において、ドレイン層１に対し負の
電位となっているベース層７およびアバランシェ層１１
から、空乏領域３０がドレイン層１に向かって延びてお
り、曲率の大きいアバランシェ層の先端２０では、空乏
電界が集中している。このような状態において、回路の
異常動作により、ＩＧＢＴのソース−ドレイン間に過電
圧がかかると、空乏電界の集中しているアバランシェ層
１１の先端２０において、降伏電圧を越えてしまう。こ
のため、アバランシェ層１１と伝導度変調層４で形成さ
れているダイオードがアバランシェに入り、このダイオ
ードに電流が流れる。そして、ゲート電位ＶG の上昇が
停止し、電位ＶG はソース電位ＶS に対し正となる。従
って、セル１０のＭＯＳはオン状態となり、電子が伝導
度変調層４に注入されてこのＩＧＢＴはオンとなる。こ
のため、ドレインからソースへ電流が流れ、ソース−ド
レイン間の過電圧状態は解消されるので、本例のＩＧＢ
Ｔにおいては過電圧による素子の破壊が防止されてい
る。過電圧の状態が解消されると、アバランシェ層１１
と伝導度変調層４で構成されるダイオードのアバランシ
ェは停止し、ゲート電位ＶG はソース電位ＶS と等しく
なり、ＩＧＢＴはオフとなる。The operation of the IGBT of this embodiment in the ON state and the OFF state is the same as that of the above-described conventional IGBT, and therefore the description is omitted. Focusing on the avalanche layer 11 which is a feature of the IGBT of this example, in the off state of the IGBT, that is, in the voltage blocking state, the base layer 7 and the avalanche layer 11 have a negative potential with respect to the drain layer 1.
The depletion region 30 extends toward the drain layer 1 and the depletion electric field is concentrated at the tip 20 of the avalanche layer having a large curvature. In such a state, if an overvoltage is applied between the source and the drain of the IGBT due to the abnormal operation of the circuit, the breakdown voltage is exceeded at the tip 20 of the avalanche layer 11 where the depletion electric field is concentrated. Therefore, the diode formed by the avalanche layer 11 and the conductivity modulation layer 4 enters the avalanche, and a current flows through this diode. The rise in the gate potential V G is stopped, the positive relative to the potential V G is the source potential V S. Accordingly, the MOS of the cell 10 is turned on, electrons are injected into the conductivity modulation layer 4, and the IGBT is turned on. As a result, a current flows from the drain to the source, and the overvoltage state between the source and the drain is eliminated.
At T, destruction of the element due to overvoltage is prevented. When the overvoltage condition is resolved, the avalanche layer 11
And avalanche constituted diode conductivity modulation layer 4 is stopped, the gate potential V G is equal to the source potential V S, IGBT is turned off.
【００１９】さらに、アバランシェ層１１とゲート電極
６の間に、ツェナーダイオード１２がアバランシェ層１
１からゲート電極６の方向を順方向として挿入されてい
る。Further, a Zener diode 12 is provided between the avalanche layer 11 and the gate electrode 6.
Insertion is performed with the direction from 1 to the gate electrode 6 being the forward direction.
【００２０】従って、本例のＩＧＢＴの通常動作におけ
るゲート電位ＶG のオン・オフがドレイン１側へ伝播す
ることが防がれている。そして、このツェナーダイオー
ド１２をポリシリコン製とすることにより、ＩＧＢＴの
表面にゲート電極と同様のプロセスにより容易に形成す
ることができる。[0020] Therefore, on-off of the gate potential V G of the normal operation of the IGBT of the present embodiment is prevented from propagating to the drain 1 side. By forming the Zener diode 12 from polysilicon, it can be easily formed on the surface of the IGBT by the same process as the gate electrode.
【００２１】一方、ゲート電極６とソース電極８との間
には、一対のツェナーダイオード１３、１４がゲート酸
化膜５の保護のために挿入されている。これらのツェナ
ーダイオード１３、１４は各ダイオードの順方向が対峙
するように配置されており、過電圧によりゲートをオン
・オフさせた際などに発生するサージ電圧が吸収され、
ゲート酸化膜５の破壊が防がれている。さらに、これら
のツェナーダイオード１３、１４もポリシリコン製であ
り、本例のＩＧＢＴ上に内蔵回路として組み込まれてい
る。On the other hand, a pair of zener diodes 13 and 14 are inserted between the gate electrode 6 and the source electrode 8 to protect the gate oxide film 5. These Zener diodes 13 and 14 are arranged so that the forward direction of each diode faces each other, and a surge voltage generated when the gate is turned on / off by an overvoltage is absorbed.
The destruction of the gate oxide film 5 is prevented. Furthermore, these Zener diodes 13 and 14 are also made of polysilicon, and are incorporated as a built-in circuit on the IGBT of this example.
【００２２】このように、本例のＩＧＢＴは、アバラン
シェダイオードによる過電圧保護回路を内蔵したＩＧＢ
Ｔであり、さらに、ツェナーダイオードによるゲート保
護回路も内蔵している。従って、回路の異常動作などに
よる過電圧に対して安全に対応できる。このため、従来
のように、通常要求される耐圧に安全を見越して高い耐
圧のＩＧＢＴを回路に用いる必要はなく、伝導度変調層
の厚みを必要最小限に保持することが可能となる。そし
て、本例のＩＧＢＴにおいては、伝導度変調層の厚みを
抑えることができるため、ターンオフ時のキャリアの掃
き出しにともなうテール電流を抑制することが可能とな
り、ターンオフ損失の小さい素子とすることができる。As described above, the IGBT according to the present embodiment is an IGB having an overvoltage protection circuit including an avalanche diode.
T, and further includes a gate protection circuit using a Zener diode. Therefore, it is possible to safely cope with an overvoltage caused by an abnormal operation of the circuit. For this reason, unlike the conventional case, it is not necessary to use an IGBT having a high withstand voltage in a circuit in anticipation of safety with respect to a normally required withstand voltage, and the thickness of the conductivity modulation layer can be kept to a necessary minimum. In the IGBT of this example, since the thickness of the conductivity modulation layer can be suppressed, it is possible to suppress the tail current accompanying the sweeping out of carriers at the time of turn-off, and it is possible to obtain an element having a small turn-off loss. .
【００２３】さらにまた、本例のＩＧＢＴにおいては、
過電圧保護回路およびゲート保護回路がＩＧＢＴに内蔵
されいるので、従来と変わりない３端子のＩＧＢＴとな
っている。このため、回路に用いるうえでは、従来と何
ら変わりなく使用できる。また、上記の回路に用いられ
ているダイオードは、ポリシリコンで形成されているの
で、従来のＩＧＢＴの製造プロセスで製造できるため、
製造も容易でありコストアップの要因とはならない。さ
らに、上記の保護回路がＩＧＢＴ上に占める面積は、１
％程度にも満たないため、素子としての特性に殆ど影響
を与えることなく保護回路を組み込むことが可能であ
る。Further, in the IGBT of this embodiment,
Since the overvoltage protection circuit and the gate protection circuit are built in the IGBT, the IGBT is a three-terminal IGBT unchanged from the conventional one. Therefore, it can be used in a circuit without any difference from the conventional one. Further, since the diode used in the above circuit is formed of polysilicon, it can be manufactured by a conventional IGBT manufacturing process.
It is easy to manufacture and does not increase costs. Further, the area occupied by the above protection circuit on the IGBT is 1
%, It is possible to incorporate a protection circuit with almost no effect on the characteristics as an element.
【００２４】なお、本例では、ドレイン層がＩＧＢＴの
裏面に形成されている縦型のものに基づき説明したが、
ドレイン層がソース層と同様にＩＧＢＴの表面に形成さ
れている横型のＩＧＢＴにおいても同様に上記の保護回
路を内蔵することができる。In this embodiment, the description has been given based on the vertical type in which the drain layer is formed on the back surface of the IGBT.
In a lateral IGBT in which the drain layer is formed on the surface of the IGBT similarly to the source layer, the above-described protection circuit can be similarly incorporated.
【００２５】[0025]
【発明の効果】以上説明したように、本発明の伝導度変
調型ＭＯＳＦＥＴを備えた半導体装置（ＩＧＢＴ）は、
過電圧に対する保護回路をＩＧＢＴに内蔵されたアバラ
ンシェダイオードおよびツェナーダイオードによって構
成している。このため、回路の異常動作などで生ずる過
電圧による素子の損傷は、内蔵された保護回路により対
処できる。従って、伝導度変調層の厚みを通常動作で要
求される耐圧に対応した厚みに抑えることができるた
め、ターンオフ時のテール電流を抑制することができ、
ターンオフ損失の少ないＩＧＢＴ素子の実現が可能とな
る。As described above, the semiconductor device (IGBT) provided with the conductivity modulation type MOSFET according to the present invention is:
The overvoltage protection circuit is constituted by an avalanche diode and a zener diode built in the IGBT. Therefore, damage to the element due to an overvoltage caused by an abnormal operation of the circuit can be dealt with by the built-in protection circuit. Therefore, since the thickness of the conductivity modulation layer can be suppressed to a thickness corresponding to the withstand voltage required in normal operation, the tail current at the time of turn-off can be suppressed,
An IGBT element having a small turn-off loss can be realized.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施例に係るＩＧＢＴの構造を示す断
面図である。FIG. 1 is a cross-sectional view illustrating a structure of an IGBT according to an embodiment of the present invention.
【図２】図１に示したＩＧＢＴの等価回路を示す回路図
である。FIG. 2 is a circuit diagram showing an equivalent circuit of the IGBT shown in FIG.
【図３】従来のＩＧＢＴの構造を示す断面図である。FIG. 3 is a cross-sectional view showing a structure of a conventional IGBT.
【図４】図３に示すＩＧＢＴの回路記号である。FIG. 4 is a circuit symbol of the IGBT shown in FIG.
【図５】ＩＧＢＴを用いた電圧共振型回路でのターンオ
フ波形を示すグラフ図である。FIG. 5 is a graph showing a turn-off waveform in a voltage resonance type circuit using an IGBT.
１ ・・・ Ｐ+ 型のドレイン層 ２ ・・・ Ｎ+ 型のバッファ層 ３ ・・・ 半導体基板 ４ ・・・ Ｎ- 型の伝導度変調層 ５ ・・・ ゲート酸化膜 ６ ・・・ ゲート電極 ７ ・・・ Ｐ型のベース層 ８ ・・・ ソース電極 ９ ・・・ Ｎ型のソース層 １０・・・ セル（ＭＯＳ部） １１、１１ａ、１１ｂ・・・ Ｐ型のアバランシェ層 １２、１３、１４ ・・・ ツェナーダイオード ２０・・・ アバランシェ層の先端部 ３０・・・ 空乏電界 ＶG ・・・ ゲート電位 ＶS ・・・ ソース電位 ＶM ・・・ 阻止電圧 ｉM ・・・ 主電流 ｉT ・・・ テール電流 ｔ0 ・・・ ゲート電位をオフとした時刻 ｔ1 ・・・ テール電流が零となった時刻1 ... P + -type drain layer 2 ... N + -type buffer layer 3 of ... semiconductor substrate 4 ... N - -type conductivity modulation layer 5 ... gate oxide film 6 ... Gate Electrode 7 P-type base layer 8 Source electrode 9 N-type source layer 10 Cell (MOS section) 11, 11a, 11b P-type avalanche layer 12, 13 , 14 ... Zener diode 20 ... avalanche layer of the distal portion 30 ... depletion field V G ... gate potential V S ... source potential V M ... blocking voltage i M ... main current i T ··· Tail current t 0 ··· Time when the gate potential is turned off t 1 ··· Time when the tail current becomes zero
Claims (4)
度変調層の表面に形成された第１導電型のベース層と第
２導電型のソース層を備えたＭＯＳ部と、このＭＯＳ部
と対峙する前記伝導度変調層の表面または裏面に形成さ
れた第１導電型のドレイン層とを有する伝導度変調型Ｍ
ＯＳＦＥＴを備えた半導体装置において、 前記ドレイン層と対峙した前記伝導度変調層の表面に、
前記ベース層に対して少なくとも一部分の曲率が大きい
第１導電型のアバランシェ層が形成されており、このア
バランシェ層は前記ＭＯＳ部のゲート電極と接続されて
いることを特徴とする伝導度変調型ＭＯＳＦＥＴを備え
た半導体装置。A second conductivity type conductivity modulation layer, a first conductivity type base layer and a second conductivity type source layer formed on the surface of the conductivity modulation layer; A conductivity modulation type M having a MOS portion and a first conductivity type drain layer formed on the front surface or the back surface of the conductivity modulation layer facing the MOS portion;
In a semiconductor device provided with an OSFET, on a surface of the conductivity modulation layer facing the drain layer,
An avalanche layer of a first conductivity type having at least a portion of a curvature larger than that of the base layer is formed, and the avalanche layer is connected to a gate electrode of the MOS unit. A semiconductor device provided with a degree modulation type MOSFET.
は、前記ゲート電極とツェナーダイオードを介して接続
されていることを特徴とする伝導度変調型ＭＯＳＦＥＴ
を備えた半導体装置。2. The conductivity modulation type MOSFET according to claim 1, wherein said avalanche layer is connected to said gate electrode via a Zener diode.
A semiconductor device comprising:
電極は、前記ＭＯＳ部のソース電極と少なくとも１つの
ツェナーダイオードを介して接続されていることを特徴
とする伝導度変調型ＭＯＳＦＥＴを備えた半導体装置。3. The semiconductor device according to claim 1, wherein the gate electrode is connected to a source electrode of the MOS unit via at least one Zener diode. apparatus.
ーダイオードの少なくとも１つはポリシリコンで形成さ
れ、前記半導体装置に内蔵されていることを特徴とする
伝導度変調型ＭＯＳＦＥＴを備えた半導体装置。4. The semiconductor device according to claim 2, wherein at least one of said Zener diodes is formed of polysilicon and is built in said semiconductor device.
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| Application Number | Priority Date | Filing Date | Title |
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| JP10157291A JP2943385B2 (en) | 1991-05-07 | 1991-05-07 | Semiconductor device having conductivity modulation type MOSFET |
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| Application Number | Priority Date | Filing Date | Title |
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| JP10157291A JP2943385B2 (en) | 1991-05-07 | 1991-05-07 | Semiconductor device having conductivity modulation type MOSFET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332172A JPH04332172A (en) | 1992-11-19 |
| JP2943385B2 true JP2943385B2 (en) | 1999-08-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10157291A Expired - Fee Related JP2943385B2 (en) | 1991-05-07 | 1991-05-07 | Semiconductor device having conductivity modulation type MOSFET |
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| JP (1) | JP2943385B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4244272A1 (en) * | 1992-12-28 | 1994-06-30 | Daimler Benz Ag | Field effect controlled semiconductor device |
| JP3216743B2 (en) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | Protection diode for transistor |
-
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|---|---|
| JPH04332172A (en) | 1992-11-19 |
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