JPH04328655A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、キャッシュメモリに
係わるものであり、特に、ＣＰＵバスとシステムバスの
２つのインタフェースを持つキャッシュメモリに使用さ
れるキャッシュメモリに関するものである。

【０００２】

【従来の技術】キャッシュメモリには、論理アドレスに
よってアクセスされるキャッシュメモリ（以下、論理ア
ドレスキャッシュと称す）と、物理アドレスによってア
クセスされる物理アドレスキャッシュメモリ（以下、物
理アドレスキャッシュと称す）の２通りがある。図６は
、論理アドレスキャッシュの構成を示すものである。 この論理アドレスキャッシュは、論理アドレス・タグと
、バリッド・ビットおよびデータとからなる複数のセッ
ト０，１〜ｎによって構成されている。図７は、論理ア
ドレスキャッシュを用いたマルチＣＰＵシステムを概略
的に示すものである。

【０００３】このマルチＣＰＵシステムは、複数のＣＰ
Ｕ１１ａ、１１ｂ、これらＣＰＵ１１ａ、１１ｂに接続
された論理アドレスキャッシュ１２ａ、１２ｂ、これら
論理アドレスキャッシュ１２ａ、１２ｂとシステムバス
１３の相互間にそれぞれ接続され、物理アドレスを論理
アドレスに変換するアドレス変換回路１４ａ、１４ｂ、
ＣＰＵ１１ａ、１１ｂとシステムバス１３の相互間にそ
れぞれ接続され、アドレス変換等を行うＭＭＵ（メモリ
・マネイジメント・ユニット）１５ａ、１５ｂ、システ
ムバス１３に接続された主記憶装置１６とによって構成
されている。

【０００４】上記構成において、データを読み出す場合
、論理アドレスキャッシュ１２ａ、１２ｂはＣＰＵ１１
ａ、１１ｂから出力された論理アドレスを直接受け、こ
の論理アドレスがある場合、すなわち、ヒットした場合
、キャッシュ１２ａ、１２ｂからＣＰＵ１１ａ、１１ｂ
にデータを出力する。また、キャッシュ１２ａ、１２ｂ
にＣＰＵ１１ａ、１１ｂから出力された論理アドレスが
ない場合、すなわち、ミスした場合、ＭＭＵ１５ａ、１
５ｂで論理アドレスを物理アドレスに変換し、システム
バス１３上の主記憶装置１６をアクセスし、ＣＰＵ１１
ａ、１１ｂにデータを供給すると同時に、論理アドレス
キャッシュ１２ａ、１２ｂのキャッシュメモリにデータ
を書込む。

【０００５】一方、論理アドレスキャッシュ１２ａが接
続されているＣＰＵ１１ａとは異なるＣＰＵ１１ｂから
主記憶装置１６にデータが書き込まれた場合、主記憶装
置１６に記憶されたデータと論理アドレスキャッシュ１
２ａ、１２ｂに記憶されたデータを一致させる必要があ
る。この場合、アドレス変換回路１４ａ、１４ｂにより
、物理アドレスを論理アドレスに変換してインバリデー
ト動作、あるいはアップデート動作を行わなければなら
ず、複雑な制御が必要である。さらに、複数の論理アド
レスが一つの物理アドレスに対応している場合には、対
応する論理アドレスの数だけインバリデート動作やアッ
プデート動作を行わなければならず、制御は一層複雑に
なる。尚、以下、図面において、実線は論理アドレスを
示し、点線は物理アドレスを示し、一点破線はデータを
示すものとする。図８は、物理アドレスキャッシュを概
略的に示すものである。この物理アドレスキャッシュは
、物理アドレス・タグ、バリッド・ビットとデータとか
らなる複数のセット０，１〜ｎによって構成されている
。図９は、物理アドレスキャッシュを用いたマルチＣＰ
Ｕシステムを概略的に示すものである。

【０００６】このマルチＣＰＵシステムは、複数のＣＰ
Ｕ２１ａ、２１ｂ、これらＣＰＵ２１ａ、２１ｂに接続
されたＭＭＵ２２ａ、２２ｂ、これらＭＭＵ２２ａ、２
２ｂとシステムバス２３の相互間に接続されたキャッシ
ュメモリを含む物理アドレスキャッシュ２４ａ、２４ｂ
、システムバス２３に接続された主記憶装置２５とによ
って構成されている。

【０００７】上記構成において、データを読み出す場合
、物理アドレスキャッシュ２４ａ、２４ｂでは、ＣＰＵ
２１ａ、２１ｂが出力する論理アドレスをＭＭＵ２２ａ
、２２ｂで物理アドレスに変換した後、物理アドレスキ
ャッシュ２４ａ、２４ｂのキャッシュメモリにアクセス
する。キャッシュがヒットした場合にはキャッシュメモ
リからデータをＣＰＵ２１ａ、２１ｂに供給し、キャッ
シュがミスした場合は、物理アドレスでシステムバス２
３上の主記憶装置２５をアクセスし、データをＣＰＵ２
１ａ、２１ｂに供給すると同時に、物理アドレスキャッ
シュ２４ａ、２４ｂのキャッシュメモリにデータを書込
む。

【０００８】一方、例えば物理アドレスキャッシュ２４
ａに接続されているＣＰＵ２１ａとは異なるＣＰＵ２１
ｂから主記憶装置２５にデータの書き込みが行われた場
合、主記憶装置１６に記憶されたデータと物理アドレス
キャッシュ２４ａ、２４ｂに記憶されたデータを一致さ
せる必要がある。物理アドレスキャッシュの場合、物理
アドレスによって直接インバリデート動作、あるいはア
ップデート動作を行うことができる。このため、制御は
論理アドレスキャッシュよりも簡単である。

【０００９】

【発明が解決しようとする課題】上記のように、論理ア
ドレスキャッシュは、ＣＰＵからキャッシュメモリをア
クセス場合、ＭＭＵを介す必要がないため、物理アドレ
スキャッシュより高速なアクセスを実現できる。しかし
、インバリデート動作やアップデート動作を行う場合、
複雑な制御を必要とするのでマルチＣＰＵシステムには
適さない。

【００１０】一方、物理アドレスキャッシュは、インバ
リデート動作やアップデート動作は論理アドレスキャッ
シュよりも制御が簡単である。しかし、ＣＰＵからキャ
ッシュメモリをアクセスする場合は、ＭＭＵによってア
ドレスを変換する必要があるため、論理アドレスキャッ
シュよりも低速である。このため、オン・チップ・キャ
ッシュのように、高速性を要求される装置では、システ
ムの性能を低下させてしまう問題を有していた。。

【００１１】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、論理アド
レスキャッシュと同等に高速で、且つ、インバリデード
動作やアップデート動作が物理アドレスキャッシュと同
様に容易に行うことが可能なキャッシュメモリを提供し
ようとするものである。

【００１２】

【課題を解決するための手段】この発明のキャッシュメ
モリは、上記課題を解決するため、主記憶装置の記憶領
域に対応した複数のセットを有し、各セットはデータと
、このデータの有効／無効を示すフラッグと、前記デー
タに対応する第１のアドレス情報を保持するタグと、第
２のアドレス情報を保持するタグとから構成されている
。また、各セットは、さらにプロセスを識別するための
プロセスＩＤ情報を有している。さらに、第１のアドレ
ス情報は、論理アドレスの一部であり、第２のアドレス
情報は物理アドレスの一部によって構成されている。 また、データの有効／無効を示すフラッグを記憶するメ
モリ部分は、少なくとも２ポート以上のポートを持つメ
モリによって構成されている。さらに、データを記憶す
るメモリ部分は、少なくとも２ポート以上のポートを持
つメモリによって構成されている。

【００１３】

【作用】この発明のキャッシュメモリは、各セットに第
１のアドレス情報を保持するタグと、第２のアドレス情
報を保持するタグを有し、この第１のアドレス情報は、
論理アドレスの一部によって構成され、第２のアドレス
情報は物理アドレスの一部によって構成されている。し
たがって、第１のアドレス情報を使用することによって
、論理アドレスキャッシュと同等の高速動作が可能であ
り、第２のアドレス情報を使用することにより、インバ
リデード動作やアップデート動作が物理アドレスキャッ
シュと同様に容易に行うことができる。

【００１４】また、各セットに、プロセスを識別するた
めのプロセスＩＤ情報を設けることにより、複数のプロ
セス（タスク）によってキャッシュメモリを共有するこ
とができる。

【００１５】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。

【００１６】図１は、この発明のキャッシュメモリの構
成を示すものである。このキャッシュメモリは主記憶装
置の記憶領域に対応した複数のセット０，１〜ｎによっ
て構成され、各セットは論理アドレス・タグ（ＶＴＡＧ
）、物理アドレス・タグ（ＰＴＡＧ）、バリッド・ビッ
ト（Ｖ）　、およびデータ（ＤＡＴＡ）によって構成さ
れている。前記論理アドレス・タグはデータの論理アド
レス情報を保持するメモリ、物理アドレス・タグはデー
タの物理アドレス情報を保持するメモリ、バリッド・ビ
ットはデータの有効／無効を示すフラッグが設けられる
メモリである。

【００１７】この発明のキャッシュメモリ（以下、マル
チ・タグ・キャッシュと呼ぶ）は、データに対して論理
アドレス・タグと物理アドレス・タグの２つのアドレス
・タグを有している。したがって、このマルチ・タグ・
キャッシュは、論理アドレスでも、物理アドレスでも直
接アクセスできる特徴を有している。。図２は、上記マ
ルチ・タグ・キャッシュを用いて構成したマルチＣＰＵ
システムを概略的に示すものである。

【００１８】ＣＰＵ３１ａ、３１ｂには、ＭＭＵ３２ａ
、３２ｂが接続されるとともに、マルチ・タグ・キャッ
シュ３３ａ、３３ｂが接続されている。これらＭＭＵ３
２ａ、３２ｂ、およびマルチ・タグ・キャッシュ３３ａ
、３３ｂはそれぞれシステムバス３４に接続されている
。このシステムバス３４には主記憶装置３５が接続され
ている。

【００１９】上記構成において、データを読み出す場合
、マルチ・タグ・キャッシュ３３ａ、３３ｂはＣＰＵ３
１ａ、３１ｂから出力される論理アドレスを直接受け、
ヒットした場合、マルチ・タグ・キャッシュ３３ａ、３
３ｂからＣＰＵ３１ａ、３１ｂにデータを出力する。マ
ルチ・タグ・キャッシュ３３ａ、３３ｂがミスした場合
、ＭＭＵ３２ａ、３２ｂで論理アドレスを物理アドレス
に変換し、システムバス３４上の主記憶装置３５をアク
セスしてＣＰＵ３１ａ、３１ｂにマルチ・タグ・キャッ
シュ３３ａ、３３ｂを介してデータを出力し、同時にマ
ルチ・タグ・キャッシュ３３ａ、３３ｂにデータが取り
込まれる。

【００２０】一方、例えばマルチ・タグ・キャッシュ３
３ａが接続されているＣＰＵ３１ａとは異なるＣＰＵ３
１ｂから主記憶装置３５にデータの書き込みが行われた
場合、主記憶装置３５に記憶されたデータとマルチ・タ
グ・キャッシュ３３ａ、３３ｂに記憶されたデータとを
一致させる必要がある。この実施例の場合、システムバ
ス３４に供給される物理アドレスによって直接インバリ
デート動作、あるいはアップデート動作を行うことがで
きる。

【００２１】したがって、マルチ・タグ・キャッシュを
用いることにより、ＣＰＵからは論理アドレスによって
マルチ・タグ・キャッシュをアクセスできるため、論理
アドレスキャッシュと同等のスピードを実現でき、シス
テムバス側からは物理アドレスによってマルチ・タグ・
キャッシュをアクセスできるため、物理アドレスキャッ
シュと同様に、簡単な制御によりインバリデート動作や
アップデート動作を実行できる。

【００２２】図３は、インバリデート動作によって主記
憶装置３５に記憶されたデータとキャッシュメモリに記
憶されたデータとを一致させるようにしたキャッシュメ
モリを概略的に示すものである。

【００２３】ＣＰＵ４１のアドレスバス４１ａには、Ｍ
ＭＵ４２が接続され、このＭＭＵ４２はシステムバス４
３に接続されている。前記ＣＰＵ４１のアドレスバス４
１ａは、さらにマルチ・タグ・キャッシュ４４に接続さ
れるとともに、比較器４５の一方入力端に接続されてい
る。この比較器４５の他方入力端はマルチ・タグ・キャ
ッシュ４４の論理アドレス・タグ（ＶＴＡＧ）に接続さ
れ、出力端はアンド回路４６の一方入力端に接続されて
いる。 このアンド回路４６の他方入力端はマルチ・タグ・キャ
ッシュ４４のバリッド・ビット（Ｖ）　に接続され、出
力端はバッファ４７の制御信号入力端に接続されている
。このバッファ４７はマルチ・タグ・キャッシュ４４か
ら出力されるデータをＣＰＵ４１に供給するものであり
、その入力端はマルチ・タグ・キャッシュ４４に接続さ
れ、出力端はＣＰＵ４１に接続されている。また、ＣＰ
Ｕ４１には、バッファ４８の入力端が接続され、このバ
ッファ４８の出力端はマルチ・タグ・キャッシュ４４に
接続されている。このバッファ４８はＣＰＵ４１から出
力されるデータをマルチ・タグ・キャッシュ４４に供給
するものである。

【００２４】一方、前記システムバス４３には、主記憶
装置４９が接続されている。システムバス４３のアドレ
スバス４３ａとデータバス４３ｂは、直接マルチ・タグ
・キャッシュ４４に接続されている。さらに、システム
バス４３のアドレスバス４３ａは、比較器５０の一方入
力端に接続されている。この比較器５０の他方入力端は
マルチ・タグ・キャッシュ４４の物理アドレス・タグ（
ＰＴＡＧ）に接続され、出力端はクリア回路５１を介し
てマルチ・タグ・キャッシュ４４のバリッド・ビット（
Ｖ）　に接続されている。

【００２５】上記構成において、ＣＰＵ４１によるデー
タ読み出しは次のように行われる。ＣＰＵ４１から出力
される論理アドレスの下位アドレスは、マルチ・タグ・
キャッシュ４４に供給され、これによって論理アドレス
・タグ（ＶＴＡＧ）とバリッド・ビット（Ｖ）　が読み
出される。前記論理アドレスの上位アドレスと読出され
た論理アドレス・タグは比較器４５によって比較され、
これらが一致した場合、比較器４５からハイレベルの一
致信号が出力される。この一致信号とマルチ・タグ・キ
ャッシュ４４から読出されたバリッド・ビットとが、ア
ンド回路４６の論理を満足した場合（ヒットした場合）
、マルチ・タグ・キャッシュ４４からデータが出力され
る。

【００２６】また、マルチ・タグ・キャッシュ４４がミ
スした場合には、ＭＭＵ４２によって論理アドレスが物
理アドレスに変換され、この物理アドレスに基づき主記
憶装置１６がアクセスされる。

【００２７】一方、マルチ・タグ・キャッシュ４４が接
続されているＣＰＵ４１とは異なるＣＰＵから主記憶装
置４９にデータが書き込まれた場合、システムバス４３
を介してマルチ・タグ・キャッシュ４４に物理アドレス
の下位アドレスが供給され、このアドレスによってマル
チ・タグ・キャッシュ４４の物理アドレス・タグ（ＰＴ
ＡＧ）とバリッド・ビット（Ｖ）　が読み出される。前
記物理アドレスの上位アドレスと読出された物理アドレ
ス・タグは比較器５０によって比較され、これらが一致
した場合、比較器４５からハイレベルの一致信号が出力
される。この一致信号はクリア回路５１に供給され、こ
のクリア回路５１によって対応するバリッド・ビットが
無効とされる。

【００２８】上記システムの性能を最大限に引き出すた
めには、ＣＰＵからのアクセスとシステムバスからのイ
ンバリデート動作を並行して行う事が望ましい。このた
めには、バリッド・ビットはＣＰＵからの論理アドレス
でもシステムバスの物理アドレスでもアクセス可能にす
る必要がある。したがって、バリッド・ビットが記憶さ
れるメモリ部分は、少なくとも２以上のポートを有する
メモリで構成しなければならない。

【００２９】図４は、アップデート動作によって主記憶
装置に記憶されたデータとマルチ・タグ・キャッシュ４
４に記憶されたデータの一致を保つようにしたキャッシ
ュメモリを概略的に示すものである。同図において、図
４と同一部分には、同一符号を付し、異なる部分につい
てのみ説明する。

【００３０】前記前記物理アドレスの上位アドレスと読
出された物理アドレス・タグが供給される比較器５０の
出力端は、アンド回路５２の一方入力端に接続されてい
る。このアンド回路５２の他方入力端には、マルチ・タ
グ・キャッシュ４４から出力されるバリッド・ビット（
Ｖ）　が供給されている。このアンド回路５２の出力端
は、バッファ５３の制御信号入力端に接続されている。 このバッファ５３はマルチ・タグ・キャッシュ４４から
出力されるデータをシステムバス４３に供給するもので
あり、その入力端はマルチ・タグ・キャッシュ４４に接
続され、出力端はシステムバス４３に接続されている。 また、システムバス４３には、バッファ５４の入力端が
接続され、このバッファ５４の出力端はマルチ・タグ・
キャッシュ４４に接続されている。このバッファ５４は
システムバス４３から供給されるデータをマルチ・タグ
・キャッシュ４４に供給するものである。上記構成にお
いて、ＣＰＵ４１によるデータ読み出しは、図３に示す
インバリデート動作の場合と同様である。

【００３１】一方、マルチ・タグ・キャッシュ４４が接
続されているＣＰＵ４１と異なるＣＰＵから主記憶装置
４９にデータが書き込まれた場合、システムバス４３を
介してマルチ・タグ・キャッシュ４４に物理アドレスの
下位アドレスが供給され、このアドレスによってマルチ
・タグ・キャッシュ４４の物理アドレス・タグ（ＰＴＡ
Ｇ）とバリッド・ビット（Ｖ）　が読み出される。前記
物理アドレスの上位アドレスと読出された物理アドレス
・タグは比較器５０によって比較され、これらが一致し
た場合、比較器４５からハイレベルの一致信号が出力さ
れる。この一致信号とマルチ・タグ・キャッシュ４４か
ら読出されたバリッド・ビットとが、アンド回路５２の
論理を満足した場合（ヒットした場合）、マルチ・タグ
・キャッシュ４４のデータが更新される。

【００３２】上記システムの性能を最大限に引き出すた
めには、ＣＰＵからのアクセスとシステムバスからのア
ップデート動作を並行して行う事が望ましい。このため
には、バリッド・ビット、およびデータがＣＰＵからの
論理アドレスでもシステムバスの物理アドレスでもアク
セス可能にする必要がある。したがって、バリッド・ビ
ット、およびデータが記憶されるメモリ部分は、少なく
とも２以上のポートを有するメモリで構成しなければな
らない。図５は、この発明の第２の実施例を示すもので
ある。

【００３３】この実施例では、図１に示すマルチ・タグ
・キャッシュの各セットにプロセスＩＤを追加している
。このプロセスＩＤは、マルチタスクを実行する場合、
セットがどのプロセス（タスク）に属するものかを示す
ものである。

【００３４】図１に示す実施例は、プロセスＩＤが無い
ため、マルチタスクを実行する場合、プロセスが変わっ
た時に、キャッシュメモリ内の全データを無効にしなけ
ればならない。したがって、ヒット率が低下してしまう
。しかし、この実施例のマルチ・タグ・キャッシュでは
各セットにプロセスＩＤを持っているため、プロセスが
変わってもキャッシュ内のデータを無効にする必要がな
い。したがって、この実施例のマルチ・タグ・キャッシ
ュは、第１の実施例に示すマルチ・タグ・キャッシュよ
りヒット率が高く、システムの性能が高くなる。しかも
、この実施例の場合、複数のプロセスによってキャッシ
ュを共有できる利点を有している。

【００３５】また、図３、図４に示す例は、ダイレクト
・マップ構成になっているが、セット・アソシアティブ
構成や、フル・アソシアティブ構成の場合も同様に、バ
リッド・ビット、あるいはデータをＣＰＵバスおよびシ
ステムバスの両方からアクセス可能にする事により同様
の効果が得られる。

【００３６】さらに、図３、図４に示す例は、図１の構
成のキャッシュメモリを用いた場合を示したが、図５に
示す構成のキャッシュメモリを用いることも可能であり
、マルチタスクシステムでは、図１に示す構成のキャッ
シュメモリよりも高い性能が期待できる。その他、この
発明の要旨を変えない範囲において、種々変形可能なこ
とは勿論である。

【００３７】

【発明の効果】以上、詳述したようにこの発明によれば
、論理アドレスキャッシュと同等に高速で、且つ、イン
バリデート動作やアップデート動作が物理アドレスキャ
ッシュと同様に容易に行うことが可能なキャッシュメモ
リを提供できる。

【図面の簡単な説明】

【図１】この発明のキャッシュメモリの第１の実施例を
示す構成図。

【図２】この発明のキャッシュメモリを用いたマルチＣ
ＰＵシステムを概略的に示す構成図。

【図３】この発明のキャッシュメモリを用いたシステム
の一例を示す構成図。

【図４】この発明のキャッシュメモリを用いたシステム
の一例を示す構成図。

【図５】この発明のキャッシュメモリの第２の実施例を
示す構成図。

【図６】従来のキャッシュメモリの一例を示す構成図。

【図７】従来のキャッシュメモリを用いたマルチＣＰＵ
システムの一例を概略的に示す構成図。

【図８】従来のキャッシュメモリの他の例を示す構成図
。

【図９】従来のキャッシュメモリを用いたマルチＣＰＵ
システムの他の例を概略的に示す構成図。

【符号の説明】

３３ａ、３３ｂ、４４…マルチ・タグ・キャッシュ（キ
ャッシュメモリ）、ＶＴＡＧ…論理アドレス・タグ、Ｐ
ＴＡＧ…物理アドレス・タグ、Ｖ　…バリッド・ビット
、ＤＡＴＡ…データ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　主記憶装置の記憶領域に対応した複数
   のセットを有し、各セットはデータと、このデータの有
   効／無効を示すフラッグと、前記データに対応する第１
   のアドレス情報を保持するタグと、第２のアドレス情報
   を保持するタグとから構成されていることを特徴とする
   キャッシュメモリ。
2. 【請求項２】　　前記各セットは、さらにプロセスを識
   別するためのプロセスＩＤ情報を有することを特徴とす
   る請求項１記載のキャッシュメモリ。
3. 【請求項３】　　前記第１のアドレス情報は、論理アド
   レスの一部であり、第２のアドレス情報は物理アドレス
   の一部であることを特徴とする請求項１記載のキャッシ
   ュメモリ。
4. 【請求項４】　　前記データの有効／無効を示すフラッ
   グを記憶するメモリ部分は、少なくとも２ポート以上の
   ポートを持つメモリによって構成されていることを特徴
   とする請求項１記載のキャッシュメモリ。
5. 【請求項５】　　前記データを記憶するメモリ部分は、
   少なくとも２ポート以上のポートを持つメモリによって
   構成されていることを特徴とする請求項１記載のキャッ
   シュメモリ。