JPH04324832A

JPH04324832A - 液晶表示装置の製造方法

Info

Publication number: JPH04324832A
Application number: JP3095747A
Authority: JP
Inventors: Toshio Shimada; 敏男島田; Shinji Ichikawa; 伸治市川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-04-25
Filing date: 1991-04-25
Publication date: 1992-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置の製造方
法に関し、特に大画面に対応できるものである。

【０００２】

【従来の技術】一般に、液晶表示装置は、カラーＴＶを
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ　　１９９１」
がある。この中には、色々な構造の液晶表示装置が開示
されているが、ここではＴＦＴを利用したアクティブ・
マトリックス液晶表示装置で以下に説明をしてゆく。

【０００３】このアクティブ・マトリックス液晶表示装
置は、例えば図１４の如き構成を有する。先ず透明な絶
縁性基板、例えばガラス基板（５１）がある。このガラ
ス基板（５１）上には、ＴＦＴの一構成要素となるゲー
ト（５２）および補助容量電極（５３）が、例えばＭｏ
−Ｔａ合金等より形成されている。更に全面にはＳｉＮ
ｘから成る膜（５４）を積層する。続いて前記ゲート（
５２）に対応するＳｉＮｘ膜（５４）上には、アモルフ
ァス・シリコン膜（５５）およびＮ＋型のアモルファス
・シリコン膜（５６）が積層され、この２層のアモルフ
ァス・シリコン膜（５５），（５６）の間には、半導体
保護膜（５７）が設けられている。続いてＮ＋型のアモ
ルファス・シリコン膜（５６）上には、それぞれソース
電極（５８）およびドレイン電極（５９）が、例えばＭ
ｏとＡｌの積層体で設けられている。更には前記補助容
量電極（５３）に対応する前記ＳｉＮｘ膜（５４）上に
、例えばＩＴＯより成る表示電極（６０）が設けられ、
前記ソース電極（５８）と電気的に接続されている。

【０００４】一方、図示していないが、前記ガラス基板
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成る
。図１５には、本発明の液晶表示装置の平面図を示して
ある。従来においてもほぼ同じであるので、ここでは図
１５を参照して平面的配置を説明してゆく。

【０００５】ゲート端子（４）およびドレイン端子は、
ガラス基板（１）（図番５１に対応する）の周辺に設け
られている。また中央にマトリックス状に配置されてい
る四角形は、ＴＦＴ、表示電極、補助容量電極ゲートラ
イン、ドレインラインおよび補助容量ライン等を含んだ
１セルを示している。更には、周辺のセルから前記ゲー
トライン、ドレインラインおよび補助容量ラインがそれ
ぞれの端子へ延在している。

【０００６】

【発明が解決しようとする課題】以上の構成を完成する
までの各工程は、エッチング工程等を行う際に必ずホト
マスクが必要となる。ここでは、説明を簡略化するため
に、製造ラインに流れる基板には、１つの液晶表示装置
が作り込まれると仮定する。まず第１にゲートおよびゲ
ートラインの形成工程、アモルファスシリコン膜（５５
）およびＮ＋型アモルファスシリコン膜（５６）の外側
をエッチングする工程、ＩＴＯで表示電極を形成する工
程、ソース、ドレイン電極およびドレインラインを形成
する工程等と複数の工程でホトマスクが必要となる。しかし画面のサイズが異なるとそれぞれホトマスクが異
なるために、それぞれの工程で一枚のホトマスクが必要
となる欠点があった。従って今後液晶表示装置は、大画
面へ移行してゆくが、その都度、これらのホトマスクが
必要となり、設計、管理、コスト等の面で非常に不都合
となる。但し、実際は、１つ以上の液晶表示装置が作り
込まれ、複数液晶表示装置が作り込まれる場合は、後で
ブレイクされる。

【０００７】

【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、絶縁性基板（１）の中央に形成されるセ
ル群の外側は、一枚のホトマスクで形成され、このセル
群は、全面に設けられるセルを複数に分割して得られる
数を１単位とし、この１単位に対応するパターンを有す
るホトマスクで形成することで解決するものである。

【０００８】

【作用】端子（４），（６）領域および引出し線（２０
），（２１）の形成の際に、画面のサイズに応じて、全
体を一度で形成するホトマスクを用意すれば、中央のセ
ル群は、ステップ・アンド・リピートできるので、画面
のサイズが今後どんなに大きくなっても対応が容易とな
る。

【０００９】

【実施例】以下に本発明について説明する。先ず構成を
図１を参照しながら詳述する。ここでは、図面の都合上
、３つに分割してあり、一番左側は、ＴＦＴの構成を示
し、中央は基板の右側および左側の端子領域に形成され
るドレイン端子の構成を示し、一番右側には、基板の上
側または／および下側の端子領域に形成されるゲート端
子の構成を示すものである。

【００１０】先ず透明な絶縁性基板（１）がある。ここ
でこの基板（１）に例えばガラス基板である。このガラ
ス基板（１）上には、Ｃｒが５００Å、Ｆｅが１％入っ
たＣｕが１５００Å積層されて、ゲート（２）および補
助容量電極（３）が設けられている。またゲート（２）
と一体となり、前記基板（１）のゲート端子（４）へ延
在されたゲートライン（５）が設けられている。またド
レイン端子（６）とゲート端子（４）は、基板（１）の
周辺に設けられ、ここではＩＴＯにより成っている。

【００１１】続いて、全面にシリコン窒化膜ＳｉＮｘ（
７）が設けられている。ここでＳｉＮｘ膜（７）は、ド
レイン端子（６）の一表面を覆うこと無く、ドレインラ
イン（８）とのコンタクトを達成できる構成になってい
る。またゲート端子（４）では、ゲートライン（５）と
のコンタクト領域まで覆っている。一般にラインでは、
歩留りを向上させるために、ピンホール等を無くすよう
に努力している。しかしこのピンホールやゴミの付着等
は、工場内のクリーン度を向上させてもゼロにすること
は非常に難しい。

【００１２】例えばＳｉＮｘ膜（７）をＣＶＤ成膜する
と仮定した時、この工程には、ガラス基板の挿入、真空
排気、加熱、移動、ガスの調整、成膜、移動、冷却、大
気解放およびガラス基板の取り出しと多数の工程を経由
する。そのためこの工程の１つでも問題が有れば、ピン
ホールが発生し易くなる。ゲート（２）および補助容量
電極（３）は、画素数と同じ数を有するが、この何十万
個の中の１つに、仮にピンホール（８）が形成されたと
する。前記ＳｉＮｘ膜（７）のピンホール（８）は、こ
の状態で上層に導電材料を被着すると、この導電材料と
補助容量電極（３）を短絡させる原因となる。ゲート（
２）も同様である。

【００１３】そのため、このピンホール（８）を介して
、ゲート（２）や前記補助容量電極（３）をエッチング
し、このゲート（２）や補助容量電極（３）にピンホー
ル（９）を形成する。図１の如く、オーバーエッチング
によりＳｉＮｘ膜（７）のピンホール（８）よりも大き
くピンホール（９）を形成し、且つガラス基板（１）の
表面を露出させる。

【００１４】この結果、ＳｉＮｘ膜（７）の上に導電材
料を蒸着やスパッタリング等で形成しても、ピンホール
（８）を介してガラス基板（１）表面に被着される導電
材料は、ゲート（２）や補助容量電極（３）と接触せず
、短絡を防止できる特徴を有する。続いて前記ＳｉＮｘ
膜（７）上のＴＦＴに対応する領域には、アモルファス
・シリコン膜（１０）およびＮ＋型のアモルファス・シ
リコン膜（１１）が積層されている。またソース電極（
１２）およびドレイン電極（１３）との接着のために、
シリコン膜（１１）上にはＣｒ膜（１４）が積層されて
いる。またアモルファス・シリコン膜（１０）のソース
およびドレインから信号を取り出すために、Ｎ＋型のア
モルファス・シリコン膜（１１）とＣｒ膜（１４）のチ
ャンネル領域はエッチングにより除去されている。

【００１５】更に、上層にはドレイン電極、このドレイ
ン電極と一体のドレインライン、ソース電極およびこの
ソース電極と一体の表示電極にそれぞれ対応する領域に
、ＩＴＯ膜（１５）が設けられる。そして前記ドレイン
電極、このドレイン電極と一体のドレインラインおよび
ソース電極上には、ＩＴＯ膜（１５）の抵抗値を低下さ
せるために、Ｃｒ膜（１６）とＦｅを約１％含んだＣｕ
膜（１７）が順に積層されている。ただし表示電極（１
８）上は、被着されていない。

【００１６】一方、ガラス基板（１）と対向するガラス
基板は、従来例と同様であるので説明を省略する。続い
て、本装置の製造方法を説明してゆく。まず、光を透過
する絶縁性基板（１）を用意し、洗浄を行う。次に絶縁
性基板（１）全面に、端子材料であるＩＴＯや金属等を
被着し、ゲート端子（４）および／またはドレイン端子
（６）をエッチング法により形成する。（図２、図３を
参照）ここでは、図１５の３側辺に設けられている端子
（４），（６）（補助容量端子も含む）が全てパターン
化されたホトマスクを用いて露光する。この状態を図１
６に示す。ここでは１枚のホトマスクで１つの液晶表示
装置分しか作り込まれていないが、サイズに応じて、本
装置の作り込み量は複数で良い。しかし説明の簡略化を
考え、以下１つとして述べてゆく。

【００１７】また後述するが、端子を形成する際に、一
点鎖線で示すセル群の中のゲートライン（５）と重畳す
るように、点線で示した引出し線（２０）を、ＩＴＯと
一体で形成しておいても良い。ここで前記端子材料が全
面に形成されている絶縁性基板（１）を予め業者から納
入すると合理的である。

【００１８】次にゲート、ゲートライン、接続ライン、
救済ライン、ストレージ電極および補助容量ライン等を
形成する工程がある。ここではホトリソグラフィ工程を
リフトオフ法と通常のホトリソグラフィ工程の２種で実
施できる。前者のリフトオフ法は、図１６の説明で述べ
た様に、引出し線（２０）が有る時と無い時で、ホトマ
スクの枚数が異なる。無い時は、ゲートライン（５）の
引出し線（２０）は、それぞれ引出し角度が異なるため
、ステップ・アンド・リピートが実施できないので、図
１６の如く、一枚のホトマスクＡを用意する。

【００１９】先ず全面に耐熱性のホトレジスト（３０）
を塗布し、図１７の如く、例えばセルが４つあるものを
１単位としたホトマスクＢで、ステップ・アンド・リピ
ートをし、所定の数を露光し、続いて前記ホトマスクＡ
（ゲートラインとなる引出し線（２０）のパターンを有
したもの）で、露光をする。従って、現像およびエッチ
ングを行うと、ゲート（２）、ゲートライン（５）、接
続ライン、救済ライン、補助容量電極（３）および補助
容量ライン等が形成される。ここでゲートライン（５）
とゲート端子（４）、補助容量ラインと補助容量端子を
接続するために、この２つの端子は、少なくとも一部が
レジスト（３０）に覆われず露出している。

【００２０】引出し線（２０）が有る時は、ゲートライ
ン（５）となる引出し線（２０）を有したホトマスクＡ
は不要となる。前記ホトマスクＢでステップ・アンド・
リピートし、引出し線（２０）とセルのゲートラインが
重畳するようにホトレジストをパターニングし、エッチ
ングすれば良い。ここでは、ゲート材料としてＣｒ膜を
約５００Å、約１％Ｆｅを含んだ約１５００ÅのＣｕ膜
を使いスパッタリング法で形成する。ここまでを図４に
示した。

【００２１】続いて、前記レジストの剥離を行う。レジ
ストは全て剥離され、同時にレジスト（３０）間に設け
られたゲート（２）、ゲートライン（５）および補助容
量電極（３）が形成される。ドレイン端子（６）上には
、前記マスクの存在によって、端子表面にゲート材料が
被着されない。そのため後の工程の説明で明らかとなる
が、図８の如くドレインラインがドレイン端子（６）表
面上に延在でき、直接コンタクト孔なしに接続できる。

【００２２】また、ゲート端子（４）も前述のドレイン
端子（６）と同様にコンタクト孔なしに形成できる。こ
こでは、図２の如くゲートライン（５）と接続される側
のゲート端子（４）端が露出するように前記マスクを覆
い、ゲートライン（５）を形成する際に前記ゲートライ
ン（５）を前記露出領域上に延在させて前記ゲート端子
とコンタクトしている。

【００２３】更には、いわゆるリフトオフ法にて形成さ
れるために、ゲート（２）、ゲートライン（５）および
補助容量電極（３）のステップはなだらかに形成される
。つまり図４のように、レジスト（３０）がゲート材料
の形成の際に、壁となり、レジストと隣接した領域にゲ
ート材料が回り込みにくくなるためである。また後者の
通常のホトリソグラフィで、前述の引出し線（２０）が
無い時は、まず端子領域にマスクを形成した後、全面に
ゲート材料を被着する。この後、マスクを除去し、ゲー
ト、ゲートライン、接続ライン、救済ライン、ストレー
ジ電極および補助容量ライン等に対応する領域以外のレ
ジストを除去したパターンをホトマスクＡおよびＢを使
って形成する。ここでゲートラインとゲート端子を接続
するためにゲート端子の全面または一部とゲートライン
上のレジストが一体となるようにパターニングする。更にドレイン端子は、表面のエッチングを防止するため
に、レジストが覆われている。

【００２４】続いてゲート材料をエッチングして、ゲー
ト材料で成るゲート、ゲートライン、接続ライン、救済
ライン、ストレージ電極および補助容量ライン等を所定
の形状にエッチングし、その後レジストを剥離する。そ
の結果、前者のリフトオフ法と同様なパターンが達成で
きる。一方、引出し線（２０）が有る時は、前述した如
く、ホトマスクＢをステップ・アンド・リピートして、
同様に形成すれば良い。

【００２５】続いて、ゲート端子（４）およびドレイン
端子（６）を被うメタルマスク（３１）を形成し、絶縁
膜例えばシリコン窒化膜（７）、アモルファス・シリコ
ン膜（１０）、高濃度のＮ型のアモルファス・シリコン
膜（１１）を形成する。またこの上にクロム膜（１４）
が形成されるが連続で形成されてもよいし、スパッタリ
ングで形成されてもよい。（図５参照）前工程および本
工程でメタルマスク（３１）や耐熱性のホトレジストに
よるマスクを用いている理由は、ドレインラインとドレ
イン端子（６）、ゲートライン（５）とゲート端子（４
）を接続する際に、コンタクト孔を形成しないためであ
る。またＣＶＤ等で約３００度まで上昇するためである
。もしメタル以外でもこの高温度に耐え得る材料があれ
ば、これをマスクとしてもよい。以下の工程で明らかと
なるがマスクの使用により、端子部に対応する領域には
、絶縁膜（７）、アモルファス・シリコン膜（１０），
（１１）、クロム膜（１４）が形成されていない。その
ため、図８や図１０の導電材料（１５），（１６），（
１７）を被着する工程に於いて、この導電材料を端子が
露出した領域へ延在できるので、コンタクト孔を省略で
きる。

【００２６】続いて、前記メタルマスク（３１）を除去
し、フォトレジストの塗布後、図１７の如く、１単位を
有したホトマスクをステップ・アンド・リピートで露光
し、これを現像し、実質的にＴＦＴの活性領域に対応す
る領域のみを残した前記クロム膜（１４）、アモルファ
ス・シリコン膜（１０），（１１）をケミカルエッチン
グ法で形成する。続いて前記レジストを剥離する。以上
は、図６を参照。

【００２７】以上の工程で形成された状態にピンホール
（８）を加えたものを図１２に示す。このピンホール（
８）は、製造工程のクリーン度により、やむをえず形成
されたものであり、工程を付加してピンホール（８）を
わざわざ作ったものではない。続いて、図１３の如く、
ピンホール（８）を介して、前記補助容量電極（３）を
エッチングして、ピンホール（９）を形成する。このピ
ンホール（９）は、当然ピンホール（８）と形成位置が
一致しているが、オーバーエッチングするため、ピンホ
ール（８）よりも大きく形成され、ガラス基板（１）表
面が露出されている。

【００２８】更に、図７の如く、リフトオフ法によりＩ
ＴＯを形成するためのパターニングが行われる。前述の
ゲートおよびゲートラインの形成時と同様に、セル内の
ドレインラインとドレイン端子（６）までの引出し線（
２１）を２回に分けて露光する。先ず図１６の如く、ド
レインラインとなる引出し線（２１）を全てパターン化
したホトマスクで、ガラス基板（１）上のホトレジスト
（３２）を露光し、続いて図１７の如く、１単位に含ま
れているドレイン電極、ドレインライン、ソース電極お
よび表示電極がステップ・アンド・リピートで露光され
る。これを現像すると図７が達成される。

【００２９】更に図７の如く、ＩＴＯの被着領域以外に
レジスト（３２）を被着する。これは前述と同様にステ
ップ・アンド・リピートしてパターン化され、リフトオ
フ法により成される。続いて、図８の如く透明電極材料
、ここではＩＴＯ（１５）を全面に形成する。またここ
では、コンタクト孔の省略を達成するために以下のこと
を実施する。第１に、ドレインラインはドレイン端子（
６）上に延在されるようにパターニングされる。第２に
、図１の工程でゲートライン（５）とゲート端子（４）
が接続されない工程を用いる場合では、ゲート端子（４
）とゲートライン（５）を接続する接続手段がパターニ
ングされる。

【００３０】続いて、レジストを剥離する。その結果、
図９の如く、ドレイン電極、ドレインライン、ソース電
極および表示電極がＩＴＯで構成される。更に、前述の
ＩＴＯのパターニングと同様に、２回の露光を行いドレ
イン電極、このドレイン電極と一体のドレインライン、
ソース電極および端子領域以外にホトレジスト（３３）
を形成し、Ｃｒ膜（１６）および約１％のＦｅが入った
Ｃｕ膜（１７）をスパッタリングで形成する。Ｃｒ膜は
約５００Å、Ｃｕ膜（１７）は約１５００Åである。本
工程もリフトオフ法により形成される。（図１０参照）
続いて、ホトレジスト（３３）を剥離し、図１７のステ
ップ・アンド・リピートでパターニングし、通常のホト
エッチングによりソースとドレイン間のＣｒ膜（１４）
をエッチングする。更にＮ＋型のアモルファス・シリコ
ン膜（１１）をエッチングし、本工程で使用したホトレ
ジストを剥離する。（図１１参照）以上の方法で、ピン
ホールを含めて示したものが図１となる。

【００３１】

【発明の効果】以上の説明からも明らかな如く、液晶表
示装置の中央に形成されるマトリックス状のセル群を、
ステップ・アンド・リピートで形成し、このセル群の外
側に形成される端子全て、ゲートラインの引出し線全て
、ドレインラインの引出し線および補助容量ラインの引
出し線全ては、一枚のホトマスクで形成されるので、画
面サイズが変更になっても、一部のホトマスクを設計、
管理するだけで対応できる。

【００３２】つまり前述のステップ・アンド・リピート
できる領域は、画面のサイズが異なっても共通のホトマ
スクで対応でき、端子のホトマスク、ゲートラインおよ
び補助容量ラインの引出し線を有するホトマスク、ドレ
インラインの引出し線を有するホトマスクだけ画面のサ
イズに応じたホトマスクを管理、設計すれば良い。また
端子のホトマスクにおいて、ゲート端子と一体にゲート
ラインの引出し線パターンを作り込み、補助容量端子と
一体に補助容量ラインの引出し線パターンを作り込めば
、前記ゲートラインおよび補助容量ラインの引出し線を
有するホトマスクは不要となる。

【００３３】以上述べた如く、今後画面サイズが大きく
なっていっても、若干サイズに応じたホトマスクの設計
、管理をするだけで対応でき、コストや納期等の面で非
常に有効な手段である。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の断面図である。

【図２】本発明の製造方法を示す断面図である。

【図３】本発明の製造方法を示す断面図である。

【図４】本発明の製造方法を示す断面図である。

【図５】本発明の製造方法を示す断面図である。

【図６】本発明の製造方法を示す断面図である。

【図７】本発明の製造方法を示す断面図である。

【図８】本発明の製造方法を示す断面図である。

【図９】本発明の製造方法を示す断面図である。

【図１０】本発明の製造方法を示す断面図である。

【図１１】本発明の製造方法を示す断面図である。

【図１２】本発明の製造方法を示す断面図である。

【図１３】本発明の製造方法を示す断面図である。

【図１４】従来の液晶表示装置の断面図である。

【図１５】本発明の液晶表示装置の平面図である。

【図１６】本発明来の露光工程を示す図である。

【図１７】本発明来の露光工程を示す図である。

【符号の説明】

（１）　　ガラス基板（２）　　ゲート（３）　　補助容量電極（７）　　ＳｉＮｘ膜（８）　　ピンホール（９）　　ピンホール（１０）　　アモルファス・シリコン膜（１１）　　Ｎ
＋型のアモルファス・シリコン膜（１８）　　表示電極（２０）　　引出し線（２１）　　引出し線

Claims

【特許請求の範囲】

【請求項１】　　透明な絶縁性基板上に複数のゲートラ
インおよび複数のドレインラインが形成され、この交点
にＴＦＴのスイッチング素子と表示電極がマトリックス
状に配置された液晶表示装置の製造方法において、前記
絶縁性基板の中央に形成されるセル群の外側は、一枚の
ホトマスクで形成され、このセル群は、全面に設けられ
るセルを複数に分割して得られる数を１単位とし、この
１単位に対応するパターンを有するホトマスクで形成さ
れることを特徴とした液晶表示装置の製造方法。
【請求項２】　　前記ＴＦＴのゲートラインおよびドレ
インラインを直接ゲート端子およびドレイン端子へ延在
するために、ゲート端子表面およびドレイン端子表面が
露出するように、前記絶縁性基板の周囲に形成される端
子領域は、マスクで覆われていることを特徴とした請求
項１記載の液晶表示装置の製造方法。
【請求項３】　　前記マスクは、メタルより成ることを
特徴とした請求項２記載の液晶表示装置の製造方法。
【請求項４】　　前記絶縁性基板上に形成されるゲート
端子は、予ゲート端子と一体で前記セル群の近傍まで延
在されるゲートラインを有しており、前記１単位に対応
するゲートおよびゲートラインを形成したときに、この
ゲートラインと前記ゲート端子と一体で形成されたゲー
トラインが一体となることを特徴とした請求項１記載の
液晶表示装置の製造方法。
【請求項５】　　透明な絶縁性基板上に複数のゲートラ
インおよび複数のドレインラインが形成され、この交点
にＴＦＴのスイッチング素子と表示電極がマトリックス
状に配置された液晶表示装置の製造方法において、前記
絶縁性基板上に配置されるゲート端子およびドレイン端
子が全てパターン化されたホトマスクを使い、これらの
端子をエッチングにより形成する工程と、前記端子領域
をマスクで覆い、前記ＴＦＴのゲート材料を全面に形成
する工程と、前記ＴＦＴを複数に分割して得られる数を
１単位とし、この１単位に対応するゲートおよびゲート
ラインのパターンを有するホトマスクおよび前記マトリ
ックス状に設けられた単位群から前記ゲート端子まで延
在するゲートラインが全てパターン化されたホトマスク
を使って前記絶縁性基板全面にエッチングパターンを形
成し、前記絶縁性基板上にゲートおよびゲートラインを
形成する工程と、前記端子領域をマスクで覆い、前記Ｔ
ＦＴのゲートを覆う絶縁材料、アモルファスシリコン材
料および高濃度のアモルファスシリコン材料を順次全面
に形成する工程と、前記１単位に対応する能動領域を有
するホトマスクを使って前記絶縁性基板全面にエッチン
グパターンを形成し、アモルファスシリコン・コンタク
ト層およびアモルファスシリコン活性層を形成する工程
と、前記１単位に対応するソース、このソースと電気的
に接続される表示電極、ドレインおよびこのドレインと
電気的に接続されるドレインラインを有するホトマスク
および前記マトリックス状に設けられた単位群から前記
ドレイン端子まで延在するドレインラインが全てパター
ン化されたホトマスクを使って前記絶縁性基板全面にエ
ッチングパターンを形成し、ソース電極、表示電極、ド
レイン電極およびドレインラインを形成する工程とを少
なくとも有することを特徴とした液晶表示装置の製造方
法。
【請求項６】　　前記ゲートラインを形成する工程にお
いて、このゲートラインはゲート端子表面に延在され、
前記ドレインラインの形成工程において、このドレイン
ラインは前記ドレイン端子表面に延在されることを特徴
とした請求項５記載の液晶表示装置の製造方法。
【請求項７】　　前記ソース電極と表示電極は、ＩＴＯ
で一体に形成される請求項５記載の液晶表示装置。
【請求項８】　　前記表示電極を構成するＩＴＯ表面以
外には、このＩＴＯの低抵抗化を達成するために金属が
被着されることを特徴とした請求項７記載の液晶表示装
置の製造方法。
【請求項９】　　前記端子領域を形成する工程において
、ゲート端子は前記ＴＦＴを含むセル群の近傍まで延在
されるゲートラインが一緒に形成されることを特徴とし
た請求項５記載の液晶表示装置の製造方法。