JPH04318612A - バス制御方式 - Google Patents
バス制御方式Info
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- JPH04318612A JPH04318612A JP3086551A JP8655191A JPH04318612A JP H04318612 A JPH04318612 A JP H04318612A JP 3086551 A JP3086551 A JP 3086551A JP 8655191 A JP8655191 A JP 8655191A JP H04318612 A JPH04318612 A JP H04318612A
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- bus
- signal line
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- signal
- bus control
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- 230000010365 information processing Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims description 5
- 239000000872 buffer Substances 0.000 claims 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置内のバス制
御方式に関するものであり、特に、小形コンピュータや
、ワークステーション分野において有用な方式である。
御方式に関するものであり、特に、小形コンピュータや
、ワークステーション分野において有用な方式である。
【０００２】
【従来の技術】情報処理装置において、装置内でデータ
転送を行うためのバスが、その装置の構成・仕様を定め
ることはいうまでもない。情報処理装置内のバスには、
例えば、バスリクエスト信号、バスグラント信号、アド
レス信号、データ信号、リード／ライト信号、データサ
イズ信号、アドレスストローブ信号、データストローブ
信号、データアクノリッジ信号等種々の信号線があり、
また近年小形の情報処理装置においてもアドレスおよび
データ信号のビット幅が増加し、高速かつ大容量のデー
タ転送を行う方向へ進歩を続けている。
転送を行うためのバスが、その装置の構成・仕様を定め
ることはいうまでもない。情報処理装置内のバスには、
例えば、バスリクエスト信号、バスグラント信号、アド
レス信号、データ信号、リード／ライト信号、データサ
イズ信号、アドレスストローブ信号、データストローブ
信号、データアクノリッジ信号等種々の信号線があり、
また近年小形の情報処理装置においてもアドレスおよび
データ信号のビット幅が増加し、高速かつ大容量のデー
タ転送を行う方向へ進歩を続けている。
【０００３】現在では家庭用パーソナルコンピュータに
おいてもアドレス３２ビット、データ３２ビットのバス
構成も商用化されている状況にある。
おいてもアドレス３２ビット、データ３２ビットのバス
構成も商用化されている状況にある。
【０００４】
【発明が解決しようとする課題】このようにバスのアド
レスおよびデータ信号のビット幅が増加するにつれて、
アドレスおよびデータ信号等のレベル信号のレベル固定
用プルアップ／プルダウン抵抗の必要数も増加しており
、プリント基板上での部品占有面積の増大や、装置組立
工数の増大を招くという問題点があった。
レスおよびデータ信号のビット幅が増加するにつれて、
アドレスおよびデータ信号等のレベル信号のレベル固定
用プルアップ／プルダウン抵抗の必要数も増加しており
、プリント基板上での部品占有面積の増大や、装置組立
工数の増大を招くという問題点があった。
【０００５】本発明の目的は、バス信号のプルアップ／
プルダウン抵抗を極力排除する事により装置の小型化、
組立工数の削減を図ることを目的とする。
プルダウン抵抗を極力排除する事により装置の小型化、
組立工数の削減を図ることを目的とする。
【０００６】本発明の他の目的は、バス信号線をプルア
ップすることにより必要以上に信号線の電気的振幅が大
きくなり、反射・クロストーク等のノイズにより高速な
信号転送が妨げられることを防ぐことを目的とする。
ップすることにより必要以上に信号線の電気的振幅が大
きくなり、反射・クロストーク等のノイズにより高速な
信号転送が妨げられることを防ぐことを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
、本発明のバス制御方式は、情報処理装置においてバス
を制御するバス制御装置のバス信号線ドライブ回路によ
り、バスの信号線をハイまたはロウレベルにドライブす
る事を特徴とする。
、本発明のバス制御方式は、情報処理装置においてバス
を制御するバス制御装置のバス信号線ドライブ回路によ
り、バスの信号線をハイまたはロウレベルにドライブす
る事を特徴とする。
【０００８】
【作用】バス制御装置は、情報処理装置内のバスに接続
された各々の装置のうち、どの装置がバスを使用してい
るか、また使用していないかを認知しており、それによ
り、現在バスをドライブしている装置の有無を認知して
いる。
された各々の装置のうち、どの装置がバスを使用してい
るか、また使用していないかを認知しており、それによ
り、現在バスをドライブしている装置の有無を認知して
いる。
【０００９】従って、バスに接続されている装置のどの
装置も、バス信号をドライブしていない期間、つまりそ
のままでは、バス信号線がハイインピーダンス状態とな
ってしまう場合に、バス制御装置がバス信号線をドライ
ブすることによって、プルアップ／プルダウン抵抗を不
要にしている。
装置も、バス信号をドライブしていない期間、つまりそ
のままでは、バス信号線がハイインピーダンス状態とな
ってしまう場合に、バス制御装置がバス信号線をドライ
ブすることによって、プルアップ／プルダウン抵抗を不
要にしている。
【００１０】また、信号線のレベルをバスに接続された
装置がドライブすることにより、プルアップ／プルダウ
ン抵抗により信号線のレベルを補償する場合と比較して
必要最小限の電気的レベルとなるため、信号線の振幅が
小さくなり、反射・クロストーク等のノイズレベルも低
減することができる。
装置がドライブすることにより、プルアップ／プルダウ
ン抵抗により信号線のレベルを補償する場合と比較して
必要最小限の電気的レベルとなるため、信号線の振幅が
小さくなり、反射・クロストーク等のノイズレベルも低
減することができる。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。
に説明する。
【００１２】本発明の一実施例にかかるバス制御方式を
用いた情報処理システムの全体構成ブロック図を図１に
示す。
用いた情報処理システムの全体構成ブロック図を図１に
示す。
【００１３】図１において、１０はシステムの各装置を
バス結合するためのバスであり、複数の信号線のバス信
号線から構成される。１１は情報処理システム全体の制
御を行うＣＰＵ、１２はメモリ、１３はバス上でのデー
タ転送を監視しバス制御を行うバスコントローラ、また
、１４、１５はバスに接続され入出力処理を行う入出力
装置（Ｉ／Ｏ）である。
バス結合するためのバスであり、複数の信号線のバス信
号線から構成される。１１は情報処理システム全体の制
御を行うＣＰＵ、１２はメモリ、１３はバス上でのデー
タ転送を監視しバス制御を行うバスコントローラ、また
、１４、１５はバスに接続され入出力処理を行う入出力
装置（Ｉ／Ｏ）である。
【００１４】それぞれ、バス１０に接続された情報処理
システムの各要素である各々の装置（デバイス）１１〜
１５は、バス１０を管理するバスコントローラ１３の制
御のもとに、バス１０を介してデータ転送を行う。この
ため、バスコントローラ１３は各々の装置に対して、各
々の装置からのバス使用要求信号を受けるバスリクエス
ト信号線ＢＲと、各装置に対してバス使用を許可するバ
ス使用許可信号を送出するバスグラント信号線ＢＧとが
備えてある。
システムの各要素である各々の装置（デバイス）１１〜
１５は、バス１０を管理するバスコントローラ１３の制
御のもとに、バス１０を介してデータ転送を行う。この
ため、バスコントローラ１３は各々の装置に対して、各
々の装置からのバス使用要求信号を受けるバスリクエス
ト信号線ＢＲと、各装置に対してバス使用を許可するバ
ス使用許可信号を送出するバスグラント信号線ＢＧとが
備えてある。
【００１５】バス１０のバス信号線は、データ転送サイ
ズを示す２本のサイズ信号線ＳＺ０、ＳＺ１と、データ
転送の方向を示すリード／ライト信号線Ｒ／Ｗと、３２
本のアドレス信号線ＢＡ３１〜ＢＡ０と、３２本のデー
タ信号線ＢＤ３１〜ＢＤ０と、バス１０上のアドレス信
号線ＢＡ３１〜ＢＡ０の値が有効であることを示すアド
レスストローブ信号線ＡＳと、バス１０上のデータ信号
線ＢＤ３１〜ＢＤ０の値が有効であることを示すデータ
ストローブ信号線ＤＳと、バス１０上のデータ信号線Ｂ
Ｄ３１〜ＢＤ０の有効値を取り込んだことを示すデータ
ラッチ信号線ＤＬとから構成されている。
ズを示す２本のサイズ信号線ＳＺ０、ＳＺ１と、データ
転送の方向を示すリード／ライト信号線Ｒ／Ｗと、３２
本のアドレス信号線ＢＡ３１〜ＢＡ０と、３２本のデー
タ信号線ＢＤ３１〜ＢＤ０と、バス１０上のアドレス信
号線ＢＡ３１〜ＢＡ０の値が有効であることを示すアド
レスストローブ信号線ＡＳと、バス１０上のデータ信号
線ＢＤ３１〜ＢＤ０の値が有効であることを示すデータ
ストローブ信号線ＤＳと、バス１０上のデータ信号線Ｂ
Ｄ３１〜ＢＤ０の有効値を取り込んだことを示すデータ
ラッチ信号線ＤＬとから構成されている。
【００１６】サイズ信号線ＳＺ０、ＳＺ１の電気的レベ
ルと転送データサイズの関係を表１に示す。
ルと転送データサイズの関係を表１に示す。
【００１７】
【表１】
【００１８】また、リード／ライト信号線Ｒ／Ｗがハイ
レベルの場合はリードアクセスであることを示し、ロウ
レベルの場合はライトアクセスであることを示す。
レベルの場合はリードアクセスであることを示し、ロウ
レベルの場合はライトアクセスであることを示す。
【００１９】バス１０の制御を行なうバスコントローラ
１３の内部構成を図２に示す。
１３の内部構成を図２に示す。
【００２０】バスの状態を監視しバス制御を行うバスコ
ントローラ１３は、図２に示すように、バスアービタ２
１、バス監視部２２、バス状態読み出し部２３、バスド
ライブ部２４を備えて構成される。バスコントローラ１
３においては、バスアービタ２２１がバスアービトレー
ション制御を行い、バスリクエスト線ＢＲ０〜ＢＲｎか
らのバス使用要求を受付け、バスの使用権を与えるバス
マスタを決定し、バスグラント線ＢＧ０〜ＢＧｎからバ
ス使用許可信号を送出する。バス監視部２２は、アドレ
スストローブ信号線ＡＳとデータストローブ信号線ＤＳ
とを監視し、バス転送状態を監視し、バス状態読み出し
部２３によりバス１０上の不当なアクセスが検知される
とＣＰＵ１１に異常報告を行う。また、バス監視部２２
が検知するバス１０上の転送完了報告により、バスアー
ビタ２１は次のバスアービトレーション制御を行う。バ
スドライブ部２４は、バスアービタ２１、バス監視部２
２、バス状態読み出し部２３からの情報によりバス１０
のアドレス信号線ＢＡ３１〜ＢＡ０および、データ信号
線ＢＤ３１〜ＢＤ０の、ドライブ要否を判定し、必要な
信号線のドライブを行う。
ントローラ１３は、図２に示すように、バスアービタ２
１、バス監視部２２、バス状態読み出し部２３、バスド
ライブ部２４を備えて構成される。バスコントローラ１
３においては、バスアービタ２２１がバスアービトレー
ション制御を行い、バスリクエスト線ＢＲ０〜ＢＲｎか
らのバス使用要求を受付け、バスの使用権を与えるバス
マスタを決定し、バスグラント線ＢＧ０〜ＢＧｎからバ
ス使用許可信号を送出する。バス監視部２２は、アドレ
スストローブ信号線ＡＳとデータストローブ信号線ＤＳ
とを監視し、バス転送状態を監視し、バス状態読み出し
部２３によりバス１０上の不当なアクセスが検知される
とＣＰＵ１１に異常報告を行う。また、バス監視部２２
が検知するバス１０上の転送完了報告により、バスアー
ビタ２１は次のバスアービトレーション制御を行う。バ
スドライブ部２４は、バスアービタ２１、バス監視部２
２、バス状態読み出し部２３からの情報によりバス１０
のアドレス信号線ＢＡ３１〜ＢＡ０および、データ信号
線ＢＤ３１〜ＢＤ０の、ドライブ要否を判定し、必要な
信号線のドライブを行う。
【００２１】バス１０上のバス信号線における転送タイ
ミングチャートを図３に示す。
ミングチャートを図３に示す。
【００２２】図３を参照して、ここでのバス制御方式に
おけるデータ転送の動作を説明する。
おけるデータ転送の動作を説明する。
【００２３】ここでは、ＣＰＵ１１がメモリ１２から３
２ビットサイズでデータを読みだす読み出しサイクルの
動作と、Ｉ／Ｏ１４がＩ／Ｏ１５に対して１６ビットサ
イズでデータを書き込む書き込みサイクルが連続して行
われる場合を例として説明する。
２ビットサイズでデータを読みだす読み出しサイクルの
動作と、Ｉ／Ｏ１４がＩ／Ｏ１５に対して１６ビットサ
イズでデータを書き込む書き込みサイクルが連続して行
われる場合を例として説明する。
【００２４】（１）読み出しサイクル
まず、ＣＰＵ１１が、バス使用要求信号線ＢＲ０をアサ
ートすることによりバス１０の使用要求をバスコントロ
ーラ１３へ報告する。バスコントローラ１３内のバスア
ービタ２１は、バス上の他のデバイスからのバス使用要
求信号ＢＲｎがアサートされていないことを認知した後
、ＣＰＵ１１に対しバス使用許可信号ＢＧ０をアサート
する。
ートすることによりバス１０の使用要求をバスコントロ
ーラ１３へ報告する。バスコントローラ１３内のバスア
ービタ２１は、バス上の他のデバイスからのバス使用要
求信号ＢＲｎがアサートされていないことを認知した後
、ＣＰＵ１１に対しバス使用許可信号ＢＧ０をアサート
する。
【００２５】ＣＰＵ１１は、バス使用許可信号ＢＧ０が
アサートされていることを認知した後バス１０上に、メ
モリ１２の読みだすべきデータが格納されているアドレ
スをアドレス信号線ＢＡ３１〜ＢＡ０に送出し、サイズ
信号線ＳＺ０、ＳＺ１を３２ビットアクセスサイズレベ
ルとして送出し、リード／ライト信号線Ｒ／Ｗをリード
レベルとして送出し、また、バス使用要求信号ＢＲ０を
ネゲートする。その後、バス１０上のアドレス信号線Ｂ
Ａ３１〜ＢＡ０が、充分安定しているタイミングでアド
レスストローブ信号線ＡＳをアサートする。
アサートされていることを認知した後バス１０上に、メ
モリ１２の読みだすべきデータが格納されているアドレ
スをアドレス信号線ＢＡ３１〜ＢＡ０に送出し、サイズ
信号線ＳＺ０、ＳＺ１を３２ビットアクセスサイズレベ
ルとして送出し、リード／ライト信号線Ｒ／Ｗをリード
レベルとして送出し、また、バス使用要求信号ＢＲ０を
ネゲートする。その後、バス１０上のアドレス信号線Ｂ
Ａ３１〜ＢＡ０が、充分安定しているタイミングでアド
レスストローブ信号線ＡＳをアサートする。
【００２６】メモリ１２は、アドレスストローブＡＳに
よりバス１０上のアドレス信号線ＢＡ３１〜ＢＡ０をデ
コードし、メモリ１２へのアクセスであることを認知す
ると、サイズ信号線ＳＺ０、ＳＺ１およびリード／ライ
ト信号線Ｒ／Ｗの信号レベルにより、該当アドレスのデ
ータ３２ビットをデータ信号線ＢＤ３１〜ＢＤ０に送出
する。また、メモリ１２はバス１０上のデータ信号線Ｂ
Ｄ３１〜ＢＤ０が充分安定しているタイミングで、デー
タストローブ信号線ＤＳをアサートする。
よりバス１０上のアドレス信号線ＢＡ３１〜ＢＡ０をデ
コードし、メモリ１２へのアクセスであることを認知す
ると、サイズ信号線ＳＺ０、ＳＺ１およびリード／ライ
ト信号線Ｒ／Ｗの信号レベルにより、該当アドレスのデ
ータ３２ビットをデータ信号線ＢＤ３１〜ＢＤ０に送出
する。また、メモリ１２はバス１０上のデータ信号線Ｂ
Ｄ３１〜ＢＤ０が充分安定しているタイミングで、デー
タストローブ信号線ＤＳをアサートする。
【００２７】ＣＰＵ１１は、バス１０上にデータストロ
ーブ信号線ＤＳがアサートされたことによりデータ信号
線ＢＤ３１〜ＢＤ０のデータ３２ビットを内部に取り込
み、同時にデータラッチ信号ＤＬをアサートする。
ーブ信号線ＤＳがアサートされたことによりデータ信号
線ＢＤ３１〜ＢＤ０のデータ３２ビットを内部に取り込
み、同時にデータラッチ信号ＤＬをアサートする。
【００２８】バスコントローラ１３は、バス１０上にデ
ータストローブ信号ＤＳとデータラッチ信号ＤＬがアサ
ートされていることを認知すると、データ転送が終了し
たと判断し、ＣＰＵ１１に対するバス使用許可信号ＢＧ
０をネゲートする。
ータストローブ信号ＤＳとデータラッチ信号ＤＬがアサ
ートされていることを認知すると、データ転送が終了し
たと判断し、ＣＰＵ１１に対するバス使用許可信号ＢＧ
０をネゲートする。
【００２９】ＣＰＵ１１は、バス使用許可信号ＢＧ０が
ネゲートされたことにより、バス１０上に出力している
全ての信号線（ＢＡ３１〜ＢＡ０，ＳＺ１，ＳＺ０，Ｒ
／Ｗ，ＡＳ，ＤＬ）をネゲートし、一定時間以内にハイ
インピーダンス状態とする。
ネゲートされたことにより、バス１０上に出力している
全ての信号線（ＢＡ３１〜ＢＡ０，ＳＺ１，ＳＺ０，Ｒ
／Ｗ，ＡＳ，ＤＬ）をネゲートし、一定時間以内にハイ
インピーダンス状態とする。
【００３０】メモリ１２は、アドレスストローブ信号線
ＡＳがネゲートされたことを認知すると、バス１０上に
出力している全ての信号線（ＢＤ３１〜ＢＤ０，ＤＳ）
をネゲートし、一定時間以内にハイインピーダンス状態
とする。 （２）書き込みサイクル 次に、Ｉ／Ｏ１４が、バス使用要求信号線ＢＲ１をアサ
ートすることによりバス１０の使用要求をバスコントロ
ーラ１３へ報告する。バスコントローラ１３内のバスア
ービタ２１は、バス上の他のデバイスからのバス使用要
求信号ＢＲｎがアサートされていないことを認知した後
、Ｉ／Ｏ１４に対しバス使用許可信号ＢＧ１をアサート
する。
ＡＳがネゲートされたことを認知すると、バス１０上に
出力している全ての信号線（ＢＤ３１〜ＢＤ０，ＤＳ）
をネゲートし、一定時間以内にハイインピーダンス状態
とする。 （２）書き込みサイクル 次に、Ｉ／Ｏ１４が、バス使用要求信号線ＢＲ１をアサ
ートすることによりバス１０の使用要求をバスコントロ
ーラ１３へ報告する。バスコントローラ１３内のバスア
ービタ２１は、バス上の他のデバイスからのバス使用要
求信号ＢＲｎがアサートされていないことを認知した後
、Ｉ／Ｏ１４に対しバス使用許可信号ＢＧ１をアサート
する。
【００３１】Ｉ／Ｏ１４は、バス使用許可信号ＢＧ１が
アサートされていることを認知した後バス１０上に、Ｉ
／Ｏ１５の書き込むべきデータを格納するアドレスをア
ドレス信号線ＢＡ３１〜ＢＡ０に、書き込みデータをデ
−タ信号線ＢＤ１５〜ＢＤ０にそれぞれ送出し、サイズ
信号線ＳＺ０、ＳＺ１を１６ビットアクセスサイズレベ
ルとして送出し、リード／ライト信号線Ｒ／Ｗをライト
レベルとして送出し、また、バス使用要求信号ＢＲ１を
ネゲートする。その後、バス１０上のアドレス信号線Ｂ
Ａ３１〜ＢＡ０が充分安定しているタイミングでアドレ
スストローブ信号線ＡＳをアサートし、デ−タ信号線Ｂ
Ｄ１５〜ＢＤ０が充分安定しているタイミングでデータ
ストローブ信号線ＤＳをアサートする。
アサートされていることを認知した後バス１０上に、Ｉ
／Ｏ１５の書き込むべきデータを格納するアドレスをア
ドレス信号線ＢＡ３１〜ＢＡ０に、書き込みデータをデ
−タ信号線ＢＤ１５〜ＢＤ０にそれぞれ送出し、サイズ
信号線ＳＺ０、ＳＺ１を１６ビットアクセスサイズレベ
ルとして送出し、リード／ライト信号線Ｒ／Ｗをライト
レベルとして送出し、また、バス使用要求信号ＢＲ１を
ネゲートする。その後、バス１０上のアドレス信号線Ｂ
Ａ３１〜ＢＡ０が充分安定しているタイミングでアドレ
スストローブ信号線ＡＳをアサートし、デ−タ信号線Ｂ
Ｄ１５〜ＢＤ０が充分安定しているタイミングでデータ
ストローブ信号線ＤＳをアサートする。
【００３２】Ｉ／Ｏ１５は、アドレスストローブＡＳに
よりバス１０上のアドレス信号線ＢＡ３１〜ＢＡ０をデ
コードし、Ｉ／Ｏ１５へのアクセスであることを認知す
ると、サイズ信号線ＳＺ０、ＳＺ１およびリード／ライ
ト信号線Ｒ／Ｗの信号レベルにより、該当アドレスのデ
ータ１６ビットをデータ信号線ＢＤ１５〜ＢＤ０から内
部に取り込む。
よりバス１０上のアドレス信号線ＢＡ３１〜ＢＡ０をデ
コードし、Ｉ／Ｏ１５へのアクセスであることを認知す
ると、サイズ信号線ＳＺ０、ＳＺ１およびリード／ライ
ト信号線Ｒ／Ｗの信号レベルにより、該当アドレスのデ
ータ１６ビットをデータ信号線ＢＤ１５〜ＢＤ０から内
部に取り込む。
【００３３】Ｉ／Ｏ１５は、データを内部に取り込み、
同時にデータラッチ信号ＤＬをアサートする。
同時にデータラッチ信号ＤＬをアサートする。
【００３４】バスコントローラ１３は、バス１０上にデ
ータストローブ信号ＤＳとデータラッチ信号ＤＬがアサ
ートされていることを認知すると、データ転送が終了し
たと判断し、Ｉ／Ｏ１４に対するバス使用許可信号ＢＧ
１をネゲートする。
ータストローブ信号ＤＳとデータラッチ信号ＤＬがアサ
ートされていることを認知すると、データ転送が終了し
たと判断し、Ｉ／Ｏ１４に対するバス使用許可信号ＢＧ
１をネゲートする。
【００３５】Ｉ／Ｏ１４は、バス使用許可信号ＢＧ１が
ネゲートされたことにより、バス１０上に出力している
全ての信号線（ＢＡ３１〜ＢＡ０，ＢＤ１５〜ＢＤ０，
ＳＺ１，ＳＺ０，Ｒ／Ｗ，ＡＳ，ＤＳ）をネゲートし、
一定時間以内にハイインピーダンス状態とする。
ネゲートされたことにより、バス１０上に出力している
全ての信号線（ＢＡ３１〜ＢＡ０，ＢＤ１５〜ＢＤ０，
ＳＺ１，ＳＺ０，Ｒ／Ｗ，ＡＳ，ＤＳ）をネゲートし、
一定時間以内にハイインピーダンス状態とする。
【００３６】Ｉ／Ｏ１５は、アドレスストローブ信号線
ＡＳがネゲートされたことを認知すると、バス１０上に
出力している全ての信号線（ＢＤ１５〜ＢＤ０，ＤＬ）
をネゲートし、一定時間以内にハイインピーダンス状態
とする。
ＡＳがネゲートされたことを認知すると、バス１０上に
出力している全ての信号線（ＢＤ１５〜ＢＤ０，ＤＬ）
をネゲートし、一定時間以内にハイインピーダンス状態
とする。
【００３７】上記のようなバスサイクルの場合、バスサ
イクルとバスサイクルの間に双方向信号線（アドレス信
号線、データ信号線、データサイズ信号線、リードライ
ト信号線、アドレスストローブ信号線、データストロー
ブ信号線、データラッチ信号線）は、ハイインピーダン
ス状態となる。また、１６ビットのライトアクセスの例
のように３２本のデータ信号線の一部しか使用しない場
合は、使用していないデータ信号線はドライブするデバ
イスがなく同じくハイインピーダンス状態となってしま
う。
イクルとバスサイクルの間に双方向信号線（アドレス信
号線、データ信号線、データサイズ信号線、リードライ
ト信号線、アドレスストローブ信号線、データストロー
ブ信号線、データラッチ信号線）は、ハイインピーダン
ス状態となる。また、１６ビットのライトアクセスの例
のように３２本のデータ信号線の一部しか使用しない場
合は、使用していないデータ信号線はドライブするデバ
イスがなく同じくハイインピーダンス状態となってしま
う。
【００３８】そこで、本発明にかかる実施例では上記ハ
イインピーダンスとなる信号線のハイインピーダンスと
なる期間をバスコントローラがドライブしている。
イインピーダンスとなる信号線のハイインピーダンスと
なる期間をバスコントローラがドライブしている。
【００３９】バスコントローラ１３がバスをドライブす
る条件およびドライブ対象信号は、 ■バスアービタ２１によってバス１０に対するバス使用
許可をバス１０上のどのデバイスに対しても出力してい
ない場合は、全ての双方向信号線をバスコントローラ１
３がドライブする。
る条件およびドライブ対象信号は、 ■バスアービタ２１によってバス１０に対するバス使用
許可をバス１０上のどのデバイスに対しても出力してい
ない場合は、全ての双方向信号線をバスコントローラ１
３がドライブする。
【００４０】■バス１０上のいずれかのデバイスに対し
てバスコントローラ１３内のバスアービタ２１からバス
使用許可信号ＢＧｎが送出されている場合は、バス状態
読み出し部２３により、データアクセスサイズ信号ＳＺ
０，ＳＺ１を読み出し、データ転送サイズが３２ビット
に満たない場合は、データ転送に使用していないデータ
信号線をバスコントローラ１３がドライブする。
てバスコントローラ１３内のバスアービタ２１からバス
使用許可信号ＢＧｎが送出されている場合は、バス状態
読み出し部２３により、データアクセスサイズ信号ＳＺ
０，ＳＺ１を読み出し、データ転送サイズが３２ビット
に満たない場合は、データ転送に使用していないデータ
信号線をバスコントローラ１３がドライブする。
【００４１】以上の条件をまとめるとバスコントローラ
１３内のバスドライブ部２４がバス１０をドライブする
条件は表２となり、バスドライブ部２４内の回路構成は
図４となる。
１３内のバスドライブ部２４がバス１０をドライブする
条件は表２となり、バスドライブ部２４内の回路構成は
図４となる。
【００４２】
【表２】
【００４３】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。
【００４４】例えば、メモリコントローラとメモリ素子
の間のデータ信号線に関しても、メモリ素子がデータを
出力していない期間にメモリコントローラがドライブす
ることにより、データ信号線がハイインピーダンス状態
となることを防ぐことができ、前記実施例に示すバスド
ライブ部２４と同等の回路構成により容易に応用可能で
ある。
の間のデータ信号線に関しても、メモリ素子がデータを
出力していない期間にメモリコントローラがドライブす
ることにより、データ信号線がハイインピーダンス状態
となることを防ぐことができ、前記実施例に示すバスド
ライブ部２４と同等の回路構成により容易に応用可能で
ある。
【００４５】
【発明の効果】以上、説明したように、本発明によれば
、バス信号線の信号本数が増加した場合においても、プ
ルアップ抵抗の部品点数を最小限に抑えることができ、
データ幅、アドレス幅が増大した高速高性能の情報処理
システムを構築する際の部品原価および組立工数を低減
することが可能である。
、バス信号線の信号本数が増加した場合においても、プ
ルアップ抵抗の部品点数を最小限に抑えることができ、
データ幅、アドレス幅が増大した高速高性能の情報処理
システムを構築する際の部品原価および組立工数を低減
することが可能である。
【００４６】更に、プルアップ抵抗を排除し、バスに接
続されたデバイスによりバスをドライブすることで、信
号線の電気的レベルの振幅が必要以上に大きくなる大き
くなることがなくなり、反射・クロストーク等のノイズ
が最小限に抑えられ、バスの高速転送が容易になる。
続されたデバイスによりバスをドライブすることで、信
号線の電気的レベルの振幅が必要以上に大きくなる大き
くなることがなくなり、反射・クロストーク等のノイズ
が最小限に抑えられ、バスの高速転送が容易になる。
【００４７】
【図１】本発明の一実施例にかかるバス制御方式を用い
た情報処理システムの全体構成ブロック図
た情報処理システムの全体構成ブロック図
【図２】バス
の制御を行なうバスコントローラの内部構成図
の制御を行なうバスコントローラの内部構成図
【図３】バス上のバス信号線における転送タイミングチ
ャート図
ャート図
【図４】バスコントローラ内のバスドライブ部の回路構
成図
成図
Claims (5)
- 【請求項１】互いにバスによって接続された複数の装置
から成る情報処理装置において、前記複数の装置のいず
れもが前記バスを使用していない期間に前記バスをドラ
イブする装置を設け、バスに接続される装置の入力バッ
ファ保護のためのプルアップ／プルダウン抵抗を不要と
したことを特徴とするバス制御方式。 - 【請求項２】請求項１記載のバス制御方式において、バ
ス制御を行う装置がバスに接続された装置のいずれの装
置もバスを使用していない期間にバス信号線をハイレベ
ルまたはロウレベルにドライブすることを特徴とするバ
ス制御方式。 - 【請求項３】請求項２記載のバス制御方式において、バ
ス制御を行う装置のバスドライブ信号ピンをバス制御部
のバス監視ピンと共用化することにより、バス制御部の
合計ピン数を少なくしたことを特徴とするバス制御方式
。 - 【請求項４】請求項３記載のバス制御方式において、バ
スアクセス権限を持つバスマスタのうち１つがバスに接
続された装置のいずれの装置もバスを使用していない期
間にバス信号線をハイレベルまたはロウレベルにドライ
ブすることを特徴とするバス制御方式。 - 【請求項５】メモリ素子からデータを出力していない期
間にメモリ制御部とメモリ素子間のバス信号線をメモリ
制御装置がドライブすることを特徴とする請求項１記載
のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086551A JPH04318612A (ja) | 1991-04-18 | 1991-04-18 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086551A JPH04318612A (ja) | 1991-04-18 | 1991-04-18 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318612A true JPH04318612A (ja) | 1992-11-10 |
Family
ID=13890142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086551A Withdrawn JPH04318612A (ja) | 1991-04-18 | 1991-04-18 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318612A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635791A2 (en) * | 1993-07-20 | 1995-01-25 | Fujitsu Limited | Data bus controller having a level setting circuit |
| US6148351A (en) * | 1996-01-29 | 2000-11-14 | Fujitsu Limited | Method for data width conversion between a DMA controller and an interface unit with a bus width that is an integer multiple of the DMAC bus width |
-
1991
- 1991-04-18 JP JP3086551A patent/JPH04318612A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635791A2 (en) * | 1993-07-20 | 1995-01-25 | Fujitsu Limited | Data bus controller having a level setting circuit |
| EP0635791A3 (en) * | 1993-07-20 | 1995-03-01 | Fujitsu Ltd | Data bus controller having a level setting circuit. |
| US5841995A (en) * | 1993-07-20 | 1998-11-24 | Fujitsu Limited | Data bus controller having a level setting circuit |
| US6148351A (en) * | 1996-01-29 | 2000-11-14 | Fujitsu Limited | Method for data width conversion between a DMA controller and an interface unit with a bus width that is an integer multiple of the DMAC bus width |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |