JPH04318396A - 電源補強方法及び半導体装置 - Google Patents
電源補強方法及び半導体装置Info
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- JPH04318396A JPH04318396A JP3111152A JP11115291A JPH04318396A JP H04318396 A JPH04318396 A JP H04318396A JP 3111152 A JP3111152 A JP 3111152A JP 11115291 A JP11115291 A JP 11115291A JP H04318396 A JPH04318396 A JP H04318396A
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- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路などの
半導体装置における電源補強技術に関し、例えば、スタ
ティックＲＡＭなどの半導体記憶装置に適用して有効な
技術に関する。
半導体装置における電源補強技術に関し、例えば、スタ
ティックＲＡＭなどの半導体記憶装置に適用して有効な
技術に関する。
【０００２】
【従来の技術】半導体集積回路は、その外部端子に接続
される回路との間において、相互に信号レベルの不整合
の影響を受けることなく信号を増幅するために、種々の
入出力バッファ回路が設けられる。例えば、半導体記憶
装置の場合、アドレスバッファ回路、データ入出力バッ
ファ回路、及び制御信号などが供給されるその他の入力
バッファ回路が設けられている。斯る半導体記憶装置に
おいて、外部へ供給する出力データがハイレベルからロ
ーレベルに変化されるとき、データ出力端子に結合され
る外部データバス上の比較的高いレベルの信号電荷が当
該外部端子に内部でつながる出力バッファ回路を介して
斯る半導体記憶装置のグランドラインに供給されること
になる。そのようにしてグランドラインに流れる電流は
、出力データのビット数にほぼ比例して、言い換えるな
ら、ほぼ同時に出力レベルが反転される出力バッファ回
路の数に概ね比例して、著しく増大する。このように比
較的大きな電流がグランドラインに瞬間的に流れると、
回路の無視し得ないインダクタンス成分などによって逆
起電力を生じ、そのグランドラインに不所望な電位の上
昇を生ずる。
される回路との間において、相互に信号レベルの不整合
の影響を受けることなく信号を増幅するために、種々の
入出力バッファ回路が設けられる。例えば、半導体記憶
装置の場合、アドレスバッファ回路、データ入出力バッ
ファ回路、及び制御信号などが供給されるその他の入力
バッファ回路が設けられている。斯る半導体記憶装置に
おいて、外部へ供給する出力データがハイレベルからロ
ーレベルに変化されるとき、データ出力端子に結合され
る外部データバス上の比較的高いレベルの信号電荷が当
該外部端子に内部でつながる出力バッファ回路を介して
斯る半導体記憶装置のグランドラインに供給されること
になる。そのようにしてグランドラインに流れる電流は
、出力データのビット数にほぼ比例して、言い換えるな
ら、ほぼ同時に出力レベルが反転される出力バッファ回
路の数に概ね比例して、著しく増大する。このように比
較的大きな電流がグランドラインに瞬間的に流れると、
回路の無視し得ないインダクタンス成分などによって逆
起電力を生じ、そのグランドラインに不所望な電位の上
昇を生ずる。
【０００３】ところで、上記したグランドラインにおけ
る不所望な電位の上昇は、そのグランドラインを共有す
る回路などにとってノイズとなり得る。また、直接グラ
ンドラインを共有していなくても、誘導若しくはクロス
トークによってノイズとされる場合がある。斯るグラン
ドラインにおける不所望な電位上昇が入力バッファ回路
に与える影響について検討すると、例えば、所定の入力
バッファ回路にハイレベルとみなされるべき信号が外部
から供給されているときに、出力データがハイレベルか
らローレベルに変化されて上記グランドラインの電位が
不所望に上昇されると、当該入力バッファ回路は、その
ときの電位変動がグランドラインからノイズとして入力
され、若しくは、その不所望な電位上昇によるバイアス
条件の変化により、当該入力信号がローレベルとみなさ
れてそれを受ける内部回路で誤動作を生ずる虞がある。
る不所望な電位の上昇は、そのグランドラインを共有す
る回路などにとってノイズとなり得る。また、直接グラ
ンドラインを共有していなくても、誘導若しくはクロス
トークによってノイズとされる場合がある。斯るグラン
ドラインにおける不所望な電位上昇が入力バッファ回路
に与える影響について検討すると、例えば、所定の入力
バッファ回路にハイレベルとみなされるべき信号が外部
から供給されているときに、出力データがハイレベルか
らローレベルに変化されて上記グランドラインの電位が
不所望に上昇されると、当該入力バッファ回路は、その
ときの電位変動がグランドラインからノイズとして入力
され、若しくは、その不所望な電位上昇によるバイアス
条件の変化により、当該入力信号がローレベルとみなさ
れてそれを受ける内部回路で誤動作を生ずる虞がある。
【０００４】そこで従来は、電源ラインを太くして低抵
抗化したり、あるいは同一極性の電源ラインを複数形成
して機能ブロック毎に電源を分けたり、さらには高電位
側電源Ｖｃｃラインと低電位側電源Ｖｓｓラインとの間
にキャパシタを配置し、そのキャパシタによって電源ノ
イズを吸収するようにしていた。
抗化したり、あるいは同一極性の電源ラインを複数形成
して機能ブロック毎に電源を分けたり、さらには高電位
側電源Ｖｃｃラインと低電位側電源Ｖｓｓラインとの間
にキャパシタを配置し、そのキャパシタによって電源ノ
イズを吸収するようにしていた。
【０００５】尚、電源電圧の変動に起因するノイズにつ
いて記載された文献の例としたは、昭和５９年１１月３
０日に株式会社オーム社より発行された「ＬＳＩハンド
ブック」第１３５頁の記載がある。
いて記載された文献の例としたは、昭和５９年１１月３
０日に株式会社オーム社より発行された「ＬＳＩハンド
ブック」第１３５頁の記載がある。
【０００６】
【発明が解決しようとする課題】従来の電源ノイズ対策
について本発明者が検討したところ、半導体集積回路に
おいては電源ラインを太くするにも限度があるし、高電
位側電源Ｖｃｃラインと低電位側電源Ｖｓｓラインとの
間にキャパシタを配置する方法は、グランドレベル変動
による論理スレッショルドレベル変化を吸収することが
できず、十分なノイズ対策効果が期待できないことが見
いだされた。
について本発明者が検討したところ、半導体集積回路に
おいては電源ラインを太くするにも限度があるし、高電
位側電源Ｖｃｃラインと低電位側電源Ｖｓｓラインとの
間にキャパシタを配置する方法は、グランドレベル変動
による論理スレッショルドレベル変化を吸収することが
できず、十分なノイズ対策効果が期待できないことが見
いだされた。
【０００７】本発明の目的は、同一極性の電源ラインが
複数形成される場合において簡単な方法により電源ノイ
ズを効果的に抑制し得る技術を提供することにある。
複数形成される場合において簡単な方法により電源ノイ
ズを効果的に抑制し得る技術を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、第１の手段として、電源ライン
の電位レベル変動を抑えるため同一極性に係る複数の電
源ライン間を電気回路素子で橋絡するものである。さら
に具体的態様では、上記電気回路素子をダイオードや抵
抗、インダクタ、さらにはキャパシタとすることができ
る。
の電位レベル変動を抑えるため同一極性に係る複数の電
源ライン間を電気回路素子で橋絡するものである。さら
に具体的態様では、上記電気回路素子をダイオードや抵
抗、インダクタ、さらにはキャパシタとすることができ
る。
【００１１】また、第２の手段として、同一極性に係る
複数の電源ラインを備えて半導体装置が形成されるとき
、上記複数の電源ラインを橋絡するように当該ラインに
結合されることにより当該電源ラインの電位変動を抑え
る電気回路素子を設けるものである。
複数の電源ラインを備えて半導体装置が形成されるとき
、上記複数の電源ラインを橋絡するように当該ラインに
結合されることにより当該電源ラインの電位変動を抑え
る電気回路素子を設けるものである。
【００１２】
【作用】上記した手段によれば、上記同一極性に係る複
数の電源ラインを橋絡するように配置された電気回路素
子は、当該電気回路素子によって結合される電源ライン
のうちの一方の電位上昇を他方の電源ライン側に吸収さ
せることによって電位変動を抑制し、電源ノイズを低減
するように作用する。
数の電源ラインを橋絡するように配置された電気回路素
子は、当該電気回路素子によって結合される電源ライン
のうちの一方の電位上昇を他方の電源ライン側に吸収さ
せることによって電位変動を抑制し、電源ノイズを低減
するように作用する。
【００１３】
【実施例】図９には、本発明の一実施例方法が適用され
るスタティックＲＡＭが示される。同図に示されるスタ
ティックＲＡＭは、特に制限されないが、公知の半導体
集積回路製造技術によってシリコン基板などの一つの半
導体基板に形成される。
るスタティックＲＡＭが示される。同図に示されるスタ
ティックＲＡＭは、特に制限されないが、公知の半導体
集積回路製造技術によってシリコン基板などの一つの半
導体基板に形成される。
【００１４】図９において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線（相補ビット線とも称される）に結合
される。それぞれの相補データ線は、相補データ線に１
対１で結合された複数個のカラム選択スイッチを含むＹ
選択スイッチ回路９を介して相補コモンデータ線に共通
接続されている。
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線（相補ビット線とも称される）に結合
される。それぞれの相補データ線は、相補データ線に１
対１で結合された複数個のカラム選択スイッチを含むＹ
選択スイッチ回路９を介して相補コモンデータ線に共通
接続されている。
【００１５】外部より入力されるアドレス信号Ａ０〜Ａ
ｍのうちＡ０〜Ａｎは、それに対応して配置されたアド
レスバッファ１−０〜１−ｎを介してＸデコーダ４に伝
達され、アドレス信号Ａｎ＋１〜Ａｍは、それに対応し
て配置されたアドレスバッファ１−ｎ＋１〜１−ｍを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプ１０Ｂで増幅
され、出力バッファ（Ｄ−ＯＵＴ）１０Ｃを介して外部
に出力可能とされる。また、外部からデータ入出力回路
１０に書込みデータが与えられると、当該データ入出力
回路１０に含まれる入力バッファ（Ｄ−ＩＮ）１０Ａが
その書込みデータに従って相補コモンデータ線を駆動し
、それにより、アドレス信号によって選択された相補デ
ータ線を介して所定のメモリセルにそのデータに応ずる
電荷情報が蓄積される。
ｍのうちＡ０〜Ａｎは、それに対応して配置されたアド
レスバッファ１−０〜１−ｎを介してＸデコーダ４に伝
達され、アドレス信号Ａｎ＋１〜Ａｍは、それに対応し
て配置されたアドレスバッファ１−ｎ＋１〜１−ｍを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプ１０Ｂで増幅
され、出力バッファ（Ｄ−ＯＵＴ）１０Ｃを介して外部
に出力可能とされる。また、外部からデータ入出力回路
１０に書込みデータが与えられると、当該データ入出力
回路１０に含まれる入力バッファ（Ｄ−ＩＮ）１０Ａが
その書込みデータに従って相補コモンデータ線を駆動し
、それにより、アドレス信号によって選択された相補デ
ータ線を介して所定のメモリセルにそのデータに応ずる
電荷情報が蓄積される。
【００１６】更に、アドレス信号Ａ０〜Ａｍの変化を検
出するアドレス変化検出回路（ＡＴＤ回路とも称される
）１１の検出結果が制御部７に伝達され、そして外部か
ら与えられる選択信号としてのチップセレクト信号ＣＳ
＊（＊は当該信号がロウアクティブであることを示す）
及びリードライト信号ＷＥ＊がそれぞれＣＳ＊バッファ
２及びＷＥ＊バッファ３を介して当該制御部７に取込ま
れ、この制御部により各部の動作制御信号が生成される
ようになっている。
出するアドレス変化検出回路（ＡＴＤ回路とも称される
）１１の検出結果が制御部７に伝達され、そして外部か
ら与えられる選択信号としてのチップセレクト信号ＣＳ
＊（＊は当該信号がロウアクティブであることを示す）
及びリードライト信号ＷＥ＊がそれぞれＣＳ＊バッファ
２及びＷＥ＊バッファ３を介して当該制御部７に取込ま
れ、この制御部により各部の動作制御信号が生成される
ようになっている。
【００１７】図９に示されるスタティックＲＡＭの電源
ラインは、特に制限されないが、図１に示されるように
、グランドラインとしての低電位側電源Ｖｓｓラインが
、Ｖｓｓ１，Ｖｓｓ２，Ｖｓｓ３で示されるように３系
統に分けられる。この低電位側電源ラインの各系統は、
外部電源端子を共有してもよいし、また同端子を固別に
保有してもよい。尚、特に制限されないが、高電位側電
源Ｖｃｃは、本実施例では１系統とされる。高電位側電
源Ｖｃｃと低電位側電源Ｖｓｓ１には周辺回路２１が結
合され、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓ２に
は出力ドライバ２２が結合され、高電位側電源Ｖｃｃと
低電位側電源Ｖｓｓ３には出力ドライバ２３が結合され
る。上記周辺回路２１には、図９に示されるセンスアン
プ１０Ｂや、アドレスバッファ１−０乃至１−ｎ、デコ
ーダ４，８、さらには出力バッファ１０Ｃを除くその他
の周辺回路が含まれる。上記出力ドライバ２２，２３は
いずれも図９に示される出力バッファ１０Ｃに含まれ、
それぞれ異なるタイミングで動作可能とされる。
ラインは、特に制限されないが、図１に示されるように
、グランドラインとしての低電位側電源Ｖｓｓラインが
、Ｖｓｓ１，Ｖｓｓ２，Ｖｓｓ３で示されるように３系
統に分けられる。この低電位側電源ラインの各系統は、
外部電源端子を共有してもよいし、また同端子を固別に
保有してもよい。尚、特に制限されないが、高電位側電
源Ｖｃｃは、本実施例では１系統とされる。高電位側電
源Ｖｃｃと低電位側電源Ｖｓｓ１には周辺回路２１が結
合され、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓ２に
は出力ドライバ２２が結合され、高電位側電源Ｖｃｃと
低電位側電源Ｖｓｓ３には出力ドライバ２３が結合され
る。上記周辺回路２１には、図９に示されるセンスアン
プ１０Ｂや、アドレスバッファ１−０乃至１−ｎ、デコ
ーダ４，８、さらには出力バッファ１０Ｃを除くその他
の周辺回路が含まれる。上記出力ドライバ２２，２３は
いずれも図９に示される出力バッファ１０Ｃに含まれ、
それぞれ異なるタイミングで動作可能とされる。
【００１８】低電位側電源Ｖｓｓ１ラインと低電位側電
源Ｖｓｓ２ラインとの間には、それらを橋絡するように
２つのダイオードＤ１，Ｄ２が配置される。ダイオード
Ｄ１，Ｄ２のカソードは低電位側電源Ｖｓｓ２ラインに
、アノードは低電位側電源Ｖｓｓ１ラインにそれぞれ結
合される。さらに低電位側電源Ｖｓｓ２ラインと低電位
側電源Ｖｓｓ３ラインとの間には、それらを橋絡するよ
うにダイオードＤ３が配置される。ダイオードＤ３のカ
ソードは低電位側電源Ｖｓｓ３ラインに、アノードは低
電位側電源Ｖｓｓ３にそれぞれ結合される。図１におい
て、ダイオードＤ１，Ｄ２，Ｄ３は、カソード側電位よ
りもアノード側電位が高い場合に、順方向電流すなわち
低電位側電源Ｖｓｓ１ラインから低電位側電源Ｖｓｓ２
ラインへの電流、低電位側電源Ｖｓｓ２ラインから低電
位側電源Ｖｓｓ３ラインへの電流の流れを許容すること
によって電源ラインの電位変動を抑えるための電気回路
素子とされる。
源Ｖｓｓ２ラインとの間には、それらを橋絡するように
２つのダイオードＤ１，Ｄ２が配置される。ダイオード
Ｄ１，Ｄ２のカソードは低電位側電源Ｖｓｓ２ラインに
、アノードは低電位側電源Ｖｓｓ１ラインにそれぞれ結
合される。さらに低電位側電源Ｖｓｓ２ラインと低電位
側電源Ｖｓｓ３ラインとの間には、それらを橋絡するよ
うにダイオードＤ３が配置される。ダイオードＤ３のカ
ソードは低電位側電源Ｖｓｓ３ラインに、アノードは低
電位側電源Ｖｓｓ３にそれぞれ結合される。図１におい
て、ダイオードＤ１，Ｄ２，Ｄ３は、カソード側電位よ
りもアノード側電位が高い場合に、順方向電流すなわち
低電位側電源Ｖｓｓ１ラインから低電位側電源Ｖｓｓ２
ラインへの電流、低電位側電源Ｖｓｓ２ラインから低電
位側電源Ｖｓｓ３ラインへの電流の流れを許容すること
によって電源ラインの電位変動を抑えるための電気回路
素子とされる。
【００１９】図２に示されるように、出力ドライバ２２
，２３の非動作時にセンスアンプ１０Ｂの動作が開始さ
れものとする。センスアンプ１０Ｂの動作が開始される
と、、比較的大きな電流が低電位側電源Ｖｓｓ２ライン
に瞬間的に流れることによって、回路の無視し得ないイ
ンダクタンス成分などの存在により、その低電位側電源
Ｖｓｓ２ラインに不所望な電位上昇を生ずるが、そのと
きダイオードＤ１，Ｄ２を介して低電位側電源Ｖｓｓ１
ラインから低電位側電源Ｖｓｓ２ラインへ、さらにダイ
オードＤ３を介して低電位側電源Ｖｓｓ２ラインから低
電位側電源Ｖｓｓ３ラインへ電流が流れることにより、
低電位側電源Ｖｓｓ１ラインの電位上昇が抑制される。 つまりダイオードＤ１，Ｄ２，Ｄ３が存在しない場合に
は（補強なし）、図２において破線で示されるように低
電位側電源Ｖｓｓ１が上昇されるのに対して、ダイオー
ドＤ１，Ｄ２，Ｄ３を設けた場合には（補強あり）、実
線で示されるようにその電位上昇が抑えられる。そのよ
うな電源補強により、低電位側電源Ｖｓｓ２ラインや低
電位側電源Ｖｓｓ３ラインの電位が、電源補強なしの場
合に比して若干上昇されるが、出力ドライバ２２，２３
が非動作時であるため支障は無い。
，２３の非動作時にセンスアンプ１０Ｂの動作が開始さ
れものとする。センスアンプ１０Ｂの動作が開始される
と、、比較的大きな電流が低電位側電源Ｖｓｓ２ライン
に瞬間的に流れることによって、回路の無視し得ないイ
ンダクタンス成分などの存在により、その低電位側電源
Ｖｓｓ２ラインに不所望な電位上昇を生ずるが、そのと
きダイオードＤ１，Ｄ２を介して低電位側電源Ｖｓｓ１
ラインから低電位側電源Ｖｓｓ２ラインへ、さらにダイ
オードＤ３を介して低電位側電源Ｖｓｓ２ラインから低
電位側電源Ｖｓｓ３ラインへ電流が流れることにより、
低電位側電源Ｖｓｓ１ラインの電位上昇が抑制される。 つまりダイオードＤ１，Ｄ２，Ｄ３が存在しない場合に
は（補強なし）、図２において破線で示されるように低
電位側電源Ｖｓｓ１が上昇されるのに対して、ダイオー
ドＤ１，Ｄ２，Ｄ３を設けた場合には（補強あり）、実
線で示されるようにその電位上昇が抑えられる。そのよ
うな電源補強により、低電位側電源Ｖｓｓ２ラインや低
電位側電源Ｖｓｓ３ラインの電位が、電源補強なしの場
合に比して若干上昇されるが、出力ドライバ２２，２３
が非動作時であるため支障は無い。
【００２０】次に、出力ドライバ２２の動作が開始され
るタイミングでは、当該出力ドライバ２２の動作開始に
より、低電位側電源Ｖｓｓ２ラインの電位が上昇される
。この場合も、電源補強なしの場合には、図２において
破線で示されるように低電位側電源Ｖｓｓ２の電位が上
昇されるのに対して、ダイオードにより電源補強される
場合には、実線で示されるようにその電位上昇が抑えら
れる。また、そのような電源補強により低電位側電源Ｖ
ｓｓ３ラインの電位が、電源補強がなされない場合に比
して若干上昇されるが、出力ドライバ２３が非動作時で
あるため支障は無い。さらにこのとき、ダイオードＤ２
，Ｄ３の方向性により、低電位側電源Ｖｓｓ１ラインは
、低電位側電源Ｖｓｓ２ラインの電位抑制に関与されな
いので、低電位側電源Ｖｓｓ２ラインの電位上昇に起因
して低電位側電源Ｖｓｓ１ラインの電位が上昇されるこ
とは無く、従って、そのとき既に確定されている、セン
スアンプ１０Ｂの出力状態が影響を受けることは無い。 このように、ダイオードＤ１，Ｄ２，Ｄ３を設けること
によって、その方向性により低電位側電源Ｖｓｓ１ライ
ン，低電位側電源Ｖｓｓ２ライン，低電位側電源Ｖｓｓ
３ラインの順に、電源補強の優先順が設定され、その優
先順位に従って電源補強が行われることにより、低電位
側電源Ｖｓｓの上昇が抑制され、グランドレベル上昇に
起因する電源ノイズが低減される。
るタイミングでは、当該出力ドライバ２２の動作開始に
より、低電位側電源Ｖｓｓ２ラインの電位が上昇される
。この場合も、電源補強なしの場合には、図２において
破線で示されるように低電位側電源Ｖｓｓ２の電位が上
昇されるのに対して、ダイオードにより電源補強される
場合には、実線で示されるようにその電位上昇が抑えら
れる。また、そのような電源補強により低電位側電源Ｖ
ｓｓ３ラインの電位が、電源補強がなされない場合に比
して若干上昇されるが、出力ドライバ２３が非動作時で
あるため支障は無い。さらにこのとき、ダイオードＤ２
，Ｄ３の方向性により、低電位側電源Ｖｓｓ１ラインは
、低電位側電源Ｖｓｓ２ラインの電位抑制に関与されな
いので、低電位側電源Ｖｓｓ２ラインの電位上昇に起因
して低電位側電源Ｖｓｓ１ラインの電位が上昇されるこ
とは無く、従って、そのとき既に確定されている、セン
スアンプ１０Ｂの出力状態が影響を受けることは無い。 このように、ダイオードＤ１，Ｄ２，Ｄ３を設けること
によって、その方向性により低電位側電源Ｖｓｓ１ライ
ン，低電位側電源Ｖｓｓ２ライン，低電位側電源Ｖｓｓ
３ラインの順に、電源補強の優先順が設定され、その優
先順位に従って電源補強が行われることにより、低電位
側電源Ｖｓｓの上昇が抑制され、グランドレベル上昇に
起因する電源ノイズが低減される。
【００２１】本実施例によれば以下の作用効果が得られ
る。
る。
【００２２】（１）低電位側電源Ｖｓｓ１ラインと低電
位側電源Ｖｓｓ２ラインとの間に、それらを橋絡するよ
うにダイオードＤ１，Ｄ２が配置され、低電位側電源Ｖ
ｓｓ２ラインと低電位側電源Ｖｓｓ３ラインとの間に、
それらを橋絡するようにダイオードＤ３が配置されるこ
とにより、低電位側電源Ｖｓｓ１ラインの電位上昇、及
び低電位側電源Ｖｓｓ２ラインの電位上昇が抑制され、
非常に簡単な回路構成であるにも拘らず、グランドレベ
ル上昇に起因する電源ノイズが低減される。
位側電源Ｖｓｓ２ラインとの間に、それらを橋絡するよ
うにダイオードＤ１，Ｄ２が配置され、低電位側電源Ｖ
ｓｓ２ラインと低電位側電源Ｖｓｓ３ラインとの間に、
それらを橋絡するようにダイオードＤ３が配置されるこ
とにより、低電位側電源Ｖｓｓ１ラインの電位上昇、及
び低電位側電源Ｖｓｓ２ラインの電位上昇が抑制され、
非常に簡単な回路構成であるにも拘らず、グランドレベ
ル上昇に起因する電源ノイズが低減される。
【００２３】（２）上記のように電源補強のための電気
回路素子としてダイオードＤ１，Ｄ２，Ｄ３を適用する
ことにより、ダイオードの方向性により低電位側電源Ｖ
ｓｓ１ライン，低電位側電源Ｖｓｓ２ライン，低電位側
電源Ｖｓｓ３ラインの順に、電源補強の優先順が設定さ
れ、その優先順位に従って電源補強が行われるので、電
源ノイズに対して比較的強いものとそうでないものとに
ブロック分けし、また、各ブロックの動作タイミング等
を勘案して、それが結合される低電位側電源Ｖｓｓライ
ンの選択、あるいはダイオードの接続方向を決定するこ
とによって、電源補強を効率よく行うことができる。
回路素子としてダイオードＤ１，Ｄ２，Ｄ３を適用する
ことにより、ダイオードの方向性により低電位側電源Ｖ
ｓｓ１ライン，低電位側電源Ｖｓｓ２ライン，低電位側
電源Ｖｓｓ３ラインの順に、電源補強の優先順が設定さ
れ、その優先順位に従って電源補強が行われるので、電
源ノイズに対して比較的強いものとそうでないものとに
ブロック分けし、また、各ブロックの動作タイミング等
を勘案して、それが結合される低電位側電源Ｖｓｓライ
ンの選択、あるいはダイオードの接続方向を決定するこ
とによって、電源補強を効率よく行うことができる。
【００２４】図３には本発明の第２実施例が示される。
同図に示される回路は、図１に示される回路と同様に、
図９に示されるスタティックＲＡＭの一部とされる。
図９に示されるスタティックＲＡＭの一部とされる。
【００２５】図３では、周辺回路２１は、高電位側電源
Ｖｃｃラインと低電位側電源Ｖｓｓ３ラインとに結合さ
れ、出力ドライバ２２は、高電位側電源Ｖｃｃラインと
低電位側電源Ｖｓｓ２ラインとに結合され、出力ドライ
バ２３は、高電位側電源Ｖｃｃラインと低電位側電源Ｖ
ｓｓ１ラインとに結合される。また、低電位側電源Ｖｓ
ｓ１ラインと低電位側電源Ｖｓｓ２ラインとの間にはそ
れらを橋絡するように抵抗Ｒ１が接続され、同様に低電
位側電源Ｖｓｓ２ラインと低電位側電源Ｖｓｓ３ライン
との間にはそれらを橋絡するように抵抗Ｒ２が接続され
る。ここで抵抗Ｒ１，Ｒ２は、特に制限されないが、そ
れぞれ２０Ω、１００Ωとされ、共に電源ラインの電位
変動を抑えるための電気回路素子とされる。
Ｖｃｃラインと低電位側電源Ｖｓｓ３ラインとに結合さ
れ、出力ドライバ２２は、高電位側電源Ｖｃｃラインと
低電位側電源Ｖｓｓ２ラインとに結合され、出力ドライ
バ２３は、高電位側電源Ｖｃｃラインと低電位側電源Ｖ
ｓｓ１ラインとに結合される。また、低電位側電源Ｖｓ
ｓ１ラインと低電位側電源Ｖｓｓ２ラインとの間にはそ
れらを橋絡するように抵抗Ｒ１が接続され、同様に低電
位側電源Ｖｓｓ２ラインと低電位側電源Ｖｓｓ３ライン
との間にはそれらを橋絡するように抵抗Ｒ２が接続され
る。ここで抵抗Ｒ１，Ｒ２は、特に制限されないが、そ
れぞれ２０Ω、１００Ωとされ、共に電源ラインの電位
変動を抑えるための電気回路素子とされる。
【００２６】上記第１実施例の場合と異なり、抵抗は電
流の方向性を有さないため、電源補強の優先順位の設定
はできない。しかしながら、図４に示されるように、低
電位側電源Ｖｓｓ２の変動を低電位側電源Ｖｓｓ１と低
電位側電源Ｖｓｓ３とで補強することができる。そして
その場合において、Ｒ１＜Ｒ２の関係より、低電位側電
源Ｖｓｓ２は、低電位側電源Ｖｓｓ３との関係よりも低
電位側電源Ｖｓｓ２との関係が密とされ、主として、低
電位側電源Ｖｓｓ１によって補強される。
流の方向性を有さないため、電源補強の優先順位の設定
はできない。しかしながら、図４に示されるように、低
電位側電源Ｖｓｓ２の変動を低電位側電源Ｖｓｓ１と低
電位側電源Ｖｓｓ３とで補強することができる。そして
その場合において、Ｒ１＜Ｒ２の関係より、低電位側電
源Ｖｓｓ２は、低電位側電源Ｖｓｓ３との関係よりも低
電位側電源Ｖｓｓ２との関係が密とされ、主として、低
電位側電源Ｖｓｓ１によって補強される。
【００２７】このように抵抗Ｒ１，Ｒ２を適用しても上
記実施例と同様に低電位側電源Ｖｓｓの補強が可能とさ
れる。
記実施例と同様に低電位側電源Ｖｓｓの補強が可能とさ
れる。
【００２８】図５には本発明の第３実施例が示される。
同図に示される回路は、図１に示される回路と同様に、
図９に示されるスタティックＲＡＭの一部とされる。
図９に示されるスタティックＲＡＭの一部とされる。
【００２９】図５では、周辺回路２１は、高電位側電源
Ｖｃｃラインと低電位側電源Ｖｓｓ２ラインとに結合さ
れ、出力ドライバ２２は、高電位側電源Ｖｃｃラインと
低電位側電源Ｖｓｓ３ラインとに結合され、出力ドライ
バ２３は、高電位側電源Ｖｃｃラインと低電位側電源Ｖ
ｓｓ１ラインとに結合される。また、低電位側電源Ｖｓ
ｓ１ラインと低電位側電源Ｖｓｓ２ラインとの間にはそ
れらを橋絡するようにインダクタＬ１が接続され、同様
に低電位側電源Ｖｓｓ２ラインと低電位側電源Ｖｓｓ３
ラインとの間にはそれらを橋絡するようにインダクタＬ
２が接続される。ここでインダクタＬ１，Ｌ２は、共に
電源ラインの電位変動を抑えるための電気回路素子とさ
れる。
Ｖｃｃラインと低電位側電源Ｖｓｓ２ラインとに結合さ
れ、出力ドライバ２２は、高電位側電源Ｖｃｃラインと
低電位側電源Ｖｓｓ３ラインとに結合され、出力ドライ
バ２３は、高電位側電源Ｖｃｃラインと低電位側電源Ｖ
ｓｓ１ラインとに結合される。また、低電位側電源Ｖｓ
ｓ１ラインと低電位側電源Ｖｓｓ２ラインとの間にはそ
れらを橋絡するようにインダクタＬ１が接続され、同様
に低電位側電源Ｖｓｓ２ラインと低電位側電源Ｖｓｓ３
ラインとの間にはそれらを橋絡するようにインダクタＬ
２が接続される。ここでインダクタＬ１，Ｌ２は、共に
電源ラインの電位変動を抑えるための電気回路素子とさ
れる。
【００３０】上記第１実施例の場合と異なり、インダク
タは電流の方向性を有さないため、電源補強の優先順位
の設定はできない。また、インダクタの性質上、急激な
電位変化に対しては補強できない。しかしながら、図６
に示されるように、直流的な電位変化に対しての補強は
有効とされる。つまり、インダクタＬ１，Ｌ２の適用回
路は、低電位側電源Ｖｓｓの急激な電位変化については
補強する必要は無いが、出力ドライバ２２，２３のＩＯ
Ｌ（ローレベル時の出力電流）が大きいために低電位側
電源Ｖｓｓ１あるいはＶｓｓ２が上昇され、それによっ
てＶＯＬ（ローレベル時の出力電圧）のレベルが不足す
る場合などのように直流的な電源補強が必要とされる場
合において有効とされる。
タは電流の方向性を有さないため、電源補強の優先順位
の設定はできない。また、インダクタの性質上、急激な
電位変化に対しては補強できない。しかしながら、図６
に示されるように、直流的な電位変化に対しての補強は
有効とされる。つまり、インダクタＬ１，Ｌ２の適用回
路は、低電位側電源Ｖｓｓの急激な電位変化については
補強する必要は無いが、出力ドライバ２２，２３のＩＯ
Ｌ（ローレベル時の出力電流）が大きいために低電位側
電源Ｖｓｓ１あるいはＶｓｓ２が上昇され、それによっ
てＶＯＬ（ローレベル時の出力電圧）のレベルが不足す
る場合などのように直流的な電源補強が必要とされる場
合において有効とされる。
【００３１】このようにインダクタＬ１，Ｌ２を適用し
ても低電位側電源Ｖｓｓの補強、特に直流的な電源補強
が可能とされる。
ても低電位側電源Ｖｓｓの補強、特に直流的な電源補強
が可能とされる。
【００３２】図７には本発明の第４実施例が示される。
【００３３】図７では、周辺回路２１は、高電位側電源
Ｖｃｃラインと低電位側電源Ｖｓｓ２ラインとに結合さ
れ、出力ドライバ２２，２３は、高電位側電源Ｖｃｃラ
インと低電位側電源Ｖｓｓ１ラインとに結合される。ま
た、低電位側電源Ｖｓｓ１ラインと低電位側電源Ｖｓｓ
２ラインとの間にはそれらを橋絡するように、インダク
タＬとキャパシタＣとの直列回路が接続される。このイ
ンダクタＬとキャパシタＣとの直列回路はバンドパスフ
ィルタとされ、それらの値によって決定される特定周波
数帯の電位変動を抑えるための電気回路素子とされる。 そしてこのインダクタＬとキャパシタＣとの直列回路に
対してＮチャンネル型ＭＯＳＦＥＴＱが並列接続されて
おり、このＭＯＳＦＥＴＱのオン・オフ制御によって上
記バンドパスフィルタの関与を制御することができる。 つまり、図８に示されるように、制御信号Ｖｇがハイレ
ベルとされることによってＭＯＳＦＥＴＱがオンされた
場合には、低電位側電源Ｖｓｓ１ラインと低電位側電源
Ｖｓｓ２ラインとが短絡されることにより、インダクタ
ＬとキャパシタＣとの直列回路は回路動作に関与されな
いが、それとは逆に制御信号Ｖｇがローレベルとされる
ことによりＭＯＳＦＥＴＱがオフされている場合には、
インダクタＬとキャパシタＣとの直列回路はバンドパス
フィルタとして回路に関与され、低電位側電源Ｖｓｓ１
と低電位側電源Ｖｓｓ２との間の所定周波数帯の電位レ
ベル変動に対してそれを抑制するように作用する。
Ｖｃｃラインと低電位側電源Ｖｓｓ２ラインとに結合さ
れ、出力ドライバ２２，２３は、高電位側電源Ｖｃｃラ
インと低電位側電源Ｖｓｓ１ラインとに結合される。ま
た、低電位側電源Ｖｓｓ１ラインと低電位側電源Ｖｓｓ
２ラインとの間にはそれらを橋絡するように、インダク
タＬとキャパシタＣとの直列回路が接続される。このイ
ンダクタＬとキャパシタＣとの直列回路はバンドパスフ
ィルタとされ、それらの値によって決定される特定周波
数帯の電位変動を抑えるための電気回路素子とされる。 そしてこのインダクタＬとキャパシタＣとの直列回路に
対してＮチャンネル型ＭＯＳＦＥＴＱが並列接続されて
おり、このＭＯＳＦＥＴＱのオン・オフ制御によって上
記バンドパスフィルタの関与を制御することができる。 つまり、図８に示されるように、制御信号Ｖｇがハイレ
ベルとされることによってＭＯＳＦＥＴＱがオンされた
場合には、低電位側電源Ｖｓｓ１ラインと低電位側電源
Ｖｓｓ２ラインとが短絡されることにより、インダクタ
ＬとキャパシタＣとの直列回路は回路動作に関与されな
いが、それとは逆に制御信号Ｖｇがローレベルとされる
ことによりＭＯＳＦＥＴＱがオフされている場合には、
インダクタＬとキャパシタＣとの直列回路はバンドパス
フィルタとして回路に関与され、低電位側電源Ｖｓｓ１
と低電位側電源Ｖｓｓ２との間の所定周波数帯の電位レ
ベル変動に対してそれを抑制するように作用する。
【００３４】このように、低電位側電源Ｖｓｓ１ライン
と低電位側電源Ｖｓｓ２ラインとの間にそれらを橋絡す
るようにインダクタＬとキャパシタＣとの直列回路を接
続した場合には、この直列回路が、特定の周波数帯の電
位変動成分を通過させ得るバンドパスフィルタ回路とさ
れるので、そのような特定周波数帯の電位変動に対する
電源補強が可能とされる。
と低電位側電源Ｖｓｓ２ラインとの間にそれらを橋絡す
るようにインダクタＬとキャパシタＣとの直列回路を接
続した場合には、この直列回路が、特定の周波数帯の電
位変動成分を通過させ得るバンドパスフィルタ回路とさ
れるので、そのような特定周波数帯の電位変動に対する
電源補強が可能とされる。
【００３５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３６】例えば、上記実施例では、低電位側電源Ｖ
ｓｓの電源補強について述べたが、複数の高電位側電源
Ｖｃｃライン間に電気回路素子を設けることにより、当
該高電位側電源Ｖｃｃラインの電源補強も可能とされる
し、また電源は、内部昇圧若しくは降圧されたものであ
っても良い。さらに低電位側電源Ｖｓｓを出力ドライバ
用と周辺回路用との２系統に分ける必要もなく、例えば
周辺回路内電源、出力ドライバ用電源をそれぞれ複数系
統に分けた場合においてそれらの電源補強を個別的に行
うようにしてもよい。また、上記ダイオード、抵抗、イ
ンダクタ、キャパシタなどの電気回路素子を適宜に組み
合わせることことも可能とされる。尚、電源補強のため
の電気回路素子を電源ラインの下（背面側）にレイアウ
トするようにすると、当該電気回路素子を設けたことに
よるチップ面積増大を阻止できる。
ｓｓの電源補強について述べたが、複数の高電位側電源
Ｖｃｃライン間に電気回路素子を設けることにより、当
該高電位側電源Ｖｃｃラインの電源補強も可能とされる
し、また電源は、内部昇圧若しくは降圧されたものであ
っても良い。さらに低電位側電源Ｖｓｓを出力ドライバ
用と周辺回路用との２系統に分ける必要もなく、例えば
周辺回路内電源、出力ドライバ用電源をそれぞれ複数系
統に分けた場合においてそれらの電源補強を個別的に行
うようにしてもよい。また、上記ダイオード、抵抗、イ
ンダクタ、キャパシタなどの電気回路素子を適宜に組み
合わせることことも可能とされる。尚、電源補強のため
の電気回路素子を電源ラインの下（背面側）にレイアウ
トするようにすると、当該電気回路素子を設けたことに
よるチップ面積増大を阻止できる。
【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍやその他の半導体記憶装置、またマイクロコンピュー
タ内蔵形のメモリ、アナログ／ディジタル混在ＬＳＩ、
さらには、ＬＳＩやその他の電子部品を搭載するシステ
ムボードなど、半導体装置に広く適用することもでる。
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍやその他の半導体記憶装置、またマイクロコンピュー
タ内蔵形のメモリ、アナログ／ディジタル混在ＬＳＩ、
さらには、ＬＳＩやその他の電子部品を搭載するシステ
ムボードなど、半導体装置に広く適用することもでる。
【００３８】本発明は、少なくとも電源ラインの存在を
条件に適用できる。
条件に適用できる。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４０】すなわち、同一極性に係る複数の電源ライ
ンを橋絡するように配置された電気回路素子によって結
合された電源ラインのうちの一方の電位上昇が、他方の
電源ライン側に吸収されることによって電位変動が抑制
されるので、簡単な方法、簡単な構成であるにも拘らず
、電源ノイズを効果的に低減できる。
ンを橋絡するように配置された電気回路素子によって結
合された電源ラインのうちの一方の電位上昇が、他方の
電源ライン側に吸収されることによって電位変動が抑制
されるので、簡単な方法、簡単な構成であるにも拘らず
、電源ノイズを効果的に低減できる。
【図１】図１は、本発明の第１実施例におけるスタティ
ックＲＡＭの主要ブロックと低電位側電源Ｖｓｓと電源
補強のための電気回路素子との関係が示される電気結線
図である。
ックＲＡＭの主要ブロックと低電位側電源Ｖｓｓと電源
補強のための電気回路素子との関係が示される電気結線
図である。
【図２】図２は、図１の回路構成における主要部の動作
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
【図３】図３は、本発明の第２実施例におけるスタティ
ックＲＡＭの主要ブロックと低電位側電源Ｖｓｓと電源
補強のための電気回路素子との関係が示される電気結線
図である。
ックＲＡＭの主要ブロックと低電位側電源Ｖｓｓと電源
補強のための電気回路素子との関係が示される電気結線
図である。
【図４】図４は、図３の回路構成における主要部の動作
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
【図５】本発明の第３実施例におけるスタティックＲＡ
Ｍの主要ブロックと低電位側電源Ｖｓｓと電源補強のた
めの電気回路素子との関係が示される電気結線図である
。
Ｍの主要ブロックと低電位側電源Ｖｓｓと電源補強のた
めの電気回路素子との関係が示される電気結線図である
。
【図６】図６は、図５の回路構成における主要部の動作
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
【図７】本発明の第４実施例におけるスタティックＲＡ
Ｍの主要ブロックと低電位側電源Ｖｓｓと電源補強のた
めの電気回路素子との関係が示される電気結線図である
。
Ｍの主要ブロックと低電位側電源Ｖｓｓと電源補強のた
めの電気回路素子との関係が示される電気結線図である
。
【図８】図８は、図７の回路構成における主要部の動作
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
タイミングと低電位側電源Ｖｓｓとが示される波形図で
ある。
【図９】図９は、本発明の一実施例方法が適用されるス
タティックＲＡＭのブロック図である。
タティックＲＡＭのブロック図である。
１−０〜１−ｍ アドレスバッファ
２ ＣＳ＊バッファ
３ ＷＥ＊バッファ
４ Ｘデコーダ
５ ワードドライバ
６ メモリセルアレイ
７ 制御部
８ Ｙデコーダ
９ Ｙ選択スイッチ回路
１０ データ入出力回路
１０Ａ 入力バッファ
１０Ｂ センスアンプ
１０Ｃ 出力バッファ
２１ 周辺回路
２２，２３ 出力ドライバ
Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｒ１，Ｒ２ 抵抗
Ｌ，Ｌ１，Ｌ２ インダクタ
Ｃ キャパシタ
Ｑ Ｎチャンネル型ＭＯＳＦＥＴ
Ｖｃｃ 高電位側電源
Ｖｓｓ 低電位側電源
Claims (6)
- 【請求項１】 同一極性に係る複数の電源ラインを電
気回路素子で橋絡することにより電源ラインの電位レベ
ルの変動を抑えるようにした電源補強方法。 - 【請求項２】 上記電気回路素子をダイオードとした
請求項１記載の電源補強方法。 - 【請求項３】 上記電気回路素子を抵抗とした請求項
１記載の電源補強方法。 - 【請求項４】 上記電気回路素子をインダクタとした
請求項１記載の電源補強方法。 - 【請求項５】 上記電気回路素子にキャパシタが含ま
れる請求項１記載の電源補強方法。 - 【請求項６】 同一極性に係る複数の電源ラインを備
える半導体装置において、上記複数の電源ラインを橋絡
するように当該ラインに結合されることにより当該電源
ラインの電位変動を抑えるための電気回路素子を含むこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115291A JP3154508B2 (ja) | 1991-04-16 | 1991-04-16 | 電源補強方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115291A JP3154508B2 (ja) | 1991-04-16 | 1991-04-16 | 電源補強方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318396A true JPH04318396A (ja) | 1992-11-09 |
| JP3154508B2 JP3154508B2 (ja) | 2001-04-09 |
Family
ID=14553783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11115291A Expired - Fee Related JP3154508B2 (ja) | 1991-04-16 | 1991-04-16 | 電源補強方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154508B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049637A (ja) * | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| US7876302B2 (en) | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
-
1991
- 1991-04-16 JP JP11115291A patent/JP3154508B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049637A (ja) * | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| US7876302B2 (en) | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
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|---|---|
| JP3154508B2 (ja) | 2001-04-09 |
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