JPH04315243A

JPH04315243A - メモリ制御回路

Info

Publication number: JPH04315243A
Application number: JP3108910A
Authority: JP
Inventors: Takaaki Wakizaka; 脇坂　孝明; Haruo Yamashita; 治雄山下; Tomohiro Ishihara; 智宏石原; Ryuichi Kondo; 竜一近藤; Toshiyuki Sudo; 俊之須藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-04-12
Filing date: 1991-04-12
Publication date: 1992-11-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ制御回路に関し
、特にブロック単位にデータ処理する通信装置等に用い
られるメモリ制御回路に関するものである。

【０００２】近年のＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ
　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）通信システム等におい
ては、データ処理が複雑なため、図６に示すように、デ
ータセルの如く例えば並列ｎビットのデータをバイト（
８ビット）単位に流して所定数のバイト分（図示の例で
は９バイト分）で１つのチャネルデータ（ブロックデー
タ）を構成する必要がある。

【０００３】

【従来の技術】図７は従来から知られたメモリ制御回路
が示されており、図中、１はクロック信号により４ビッ
トのカウント出力信号ｏ０〜ｏ３を発生する第１のカウ
ンタとしてのバイトカウンタ、２はこのバイトカウンタ
１が１チャネル内のバイト数に相当する所定カウント値
に達したときに発生されるキャリィ信号を受ける度毎に
メモリブロックを順次指定するためのチャネル指定信号
ｏ０〜ｏ１を発生する第２のカウンタとしてのチャネル
カウンタ、そして、３はバイトカウンタ１からのカウン
ト出力信号ｏ０〜ｏ３及びチャネルカウンタ２からのチ
ャネル指定信号ｏ０〜ｏ１をアドレス信号Ａ０〜Ａ５と
して入力し、図６に示すようなデータＤ０〜Ｄｎをアク
セス（書込・読出）するためのデータ記憶メモリである
。

【０００４】このようなメモリ制御回路の動作を図８を
参照して説明すると、例えばバイトカウンタ１のカウン
ト出力信号ｏ０〜ｏ３が「００００」〜「１０００」で
ある間は、カウンタ１からはキャリィ信号は出力されず
“０”であり、従ってチャネルカウンタ２のチャネル指
定信号ｏ０〜ｏ１は「００」のアドレス信号Ａ４，　Ａ
５となり、これにカウント出力信号、即ちアドレス信号
Ａ０〜Ａ３が加わることにより、データ記憶メモリ３は
アドレス信号Ａ０〜Ａ３に対応してデータＤ０〜Ｄｎを
書き込み又は読み出しする。

【０００５】そして、バイトカウンタ１のカウント出力
信号ｏ０〜ｏ３が「１０００」を越えた時点でカウンタ
１からキャリィ信号が出力されて”１”　となりカウン
ト出力信号ｏ０〜ｏ３は「００００」に戻ると共に、こ
れを受けたチャネルカウンタ２のチャネル指定信号ｏ０
〜ｏ１は「０１」となるので、このチャネル指定信号ｏ
０〜ｏ１によって指定された次のチャネル（ブロック）
において上記の同様にデータＤ０〜Ｄｎに対するアクセ
ス動作が行われることとなる。

【０００６】

【発明が解決しようとする課題】このような従来のメモ
リ制御回路においては、バイトカウンタ１とチャネルカ
ウンタ２の出力をそのままデータ記憶メモリ３のアドレ
ス入力としていたため、図６，７の例ではカウント出力
信号が４ビット有るにも関わらず９バイト分しかカウン
トせず、従って、その後の２４　−９＝７バイト分のア
ドレス「１００１」〜「１１１１」のメモリ空間は図８
に網掛け部分として示したように１チャネル内にアクセ
スされない部分として残ってしまう。

【０００７】即ち、バイト数或いはチャネルの数が２ｎ
　でない場合には、実際に必要な容量よりも大きい容量
のメモリを使用しなければならないという不経済な状態
が起きていた。

【０００８】従って、本発明は、クロック信号によりア
ドレス信号を発生する第１のカウンタと、該第１のカウ
ンタのキャリィ信号を受ける度毎にメモリブロックを順
次指定する第２のカウンタとを備え、ブロック単位にデ
ータをデータ記憶メモリにアクセスするメモリ制御回路
において、メモリをより効率的に使用することを目的と
する。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
め、図１に原理的に示した第１の本発明にかかるメモリ
制御回路においては、第２のカウンタ２によるメモリブ
ロック指定信号を受けたとき、第１のカウンタ１による
アドレスが各メモリブロック間で連続するようにアドレ
ス変換するアドレス変換回路４を設けたものである。

【００１０】また、図３に原理的に示した第２の本発明
にかかるメモリ制御回路においては、データ記憶メモリ
３上の各メモリブロックの先頭アドレスを記憶しておき
第２のカウンタ２によるメモリブロック指定信号をアド
レスとして対応する先頭アドレスを発生するアドレス指
定メモリ５と、該アドレス指定メモリ５から発生された
先頭アドレスをキャリィ信号によりロードして該クロッ
ク信号によりインクリメントする第３のウンタ６とを設
けたものである。

【００１１】

【作用】図１に示す第１の本発明の動作において、説明
の便宜上実際の値を例示した図２（ａ）　を参照すると
、第１のカウンタ１からのアドレス信号が「００００」
〜「１０００」である間は、カウンタ１からはキャリィ
信号は出力されず“０”であるが、アドレス信号が「１
０００」を越えた時点でカウンタ１からキャリィ信号が
出力されて”１”　となると共にカウンタ１からのアド
レス信号は「００００」に戻る。

【００１２】また、キャリィ信号を受けた第２のカウン
タ２は、そのメモリブロック指定信号を変更することに
よりメモリ３における次のメモリブロックを指定する信
号を発生する。

【００１３】そして、アドレス変換回路４では、このメ
モリブロック指定信号と第１のカウンタ１からのアドレ
ス信号とを受けることにより、第１のカウンタ１による
アドレスが各メモリブロック間で連続するようにアドレ
ス変換されたアドレス信号をメモリ３に与える。

【００１４】従って、図２（ｂ）　に示すように、デー
タ記憶メモリ３におけるアドレス空間は最後の一部分を
除いては、アドレスが連続した形になるので、非アクセ
ス部分が大幅に減少することとなる。

【００１５】図３に示した第２の本発明に係るメモリ制
御回路の動作を図４を参照して説明すると、第１のカウ
ンタ１が所定のカウント値に達したときにキャリィ信号
を発生して第２のカウンタ２からのメモリブロック指定
信号を変化させるまでは、上記の第１の本発明と同様で
あるが、このメモリブロック指定信号を受けたアドレス
指定メモリ５は図４（ａ）　に示すように、メモリブロ
ック指定信号をアドレスとしてこれに対応するデータ記
憶メモリ３上の各メモリブロックの先頭アドレス（同図
（ｂ）　参照）を発生する。

【００１６】そして、第３カウンタ６では、アドレス指
定メモリ５から発生された先頭アドレスをキャリィ信号
によりロードして第１のカウンタ１のクロック信号によ
り「１」づつインクリメントして行くことにより図４（
ｂ）　に示すようにデータ記憶メモリ３のアドレス空間
は第１の本発明と同様に最後の一部分を除いては、アド
レスが連続した形になり非アクセス部分を大幅に減少さ
せている。

【００１７】

【実施例】図５は、図１に示した本発明に係るメモリ制
御回路に用いるアドレス変換回路４の実施例を示したも
ので、この実施例では、図１及び図２に示した真理値に
合うようにデコード回路を形成している。また、この実
施例では、第１のカウンタ１として従来例と同じくバイ
トカウンタを用い、また第２のカウンタ２としてチャネ
ルカウンタを用いている。

【００１８】また、アドレスＡ０〜Ａ４は図１及び図２
のメモリ３に示したものと同じであり、アドレスＡ０は
、バイトカウンタ出力「００」の正転信号と同「０３」
の反転信号とチャネルカウンタ出力「００」の反転信号
とを入力するＮＡＮＤゲート１１、バイトカウンタ出力
「００」の反転信号と同「０３」の反転信号とチャネル
カウンタ出力「００」の正転信号と同「０１」の反転信
号とを入力するＮＡＮＤゲート１２、バイトカウンタ出
力「００」の反転信号と同「０２」の反転信号と同「０
３」の反転信号とチャネルカウンタ出力「００」の正転
信号と同「０１」の反転信号とを入力するＮＡＮＤゲー
ト１３、及びこれらのＮＡＮＤゲート１１〜１３の出力
信号の論理和をとるＯＲゲート１４とによって発生され
る。

【００１９】また、アドレスＡ１は、バイトカウンタ出
力「０１」の正転信号と同「０３」の反転信号とチャネ
ルカウンタ出力「００」の反転信号と同「０１」の反転
信号とを入力するＮＡＮＤゲート１５、バイトカウンタ
出力「００」の反転信号と同「０１」の正転信号と同「
０３」の反転信号とチャネルカウンタ出力「０１」の反
転信号とを入力するＮＡＮＤゲート１６、バイトカウン
タ出力「０１」の反転信号と同「０３」の反転信号とチ
ャネルカウンタ出力「００」の反転信号と同「０１」の
正転信号とを入力するＮＡＮＤゲート１７、バイトカウ
ンタ出力「００」の正転信号と同「０１」の反転信号と
同「０３」の反転信号とチャネルカウンタ出力「００」
の正転信号と同「０１」の反転信号とを入力するＮＡＮ
Ｄゲート１８、バイトカウンタ出力「００」〜同「０２
」の各反転信号とチャネルカウンタ出力「００」の反転
信号と同「０１」の正転信号とを入力するＮＡＮＤゲー
ト１９、及びこれらのＮＡＮＤゲート１５〜１９の出力
信号の論理和をとるＯＲゲート２０とによって発生され
る。

【００２０】更に、アドレスＡ２は、バイトカウンタ出
力「０２」の正転信号と同「０３」の反転信号とチャネ
ルカウンタ出力「００」〜同「０１」の各反転信号とを
入力するＮＡＮＤゲート２１、バイトカウンタ出力「０
１」の反転信号と同「０２」の正転信号と同「０３」の
反転信号とチャネルカウンタ出力「０１」の反転信号と
を入力するＮＡＮＤゲート２２、バイトカウンタ出力「
０１」の反転信号と同「０２」の正転信号と同「０３」
の反転信号とチャネルカウンタ出力「００」の反転信号
とを入力するＮＡＮＤゲート２３、バイトカウンタ出力
「０１」の正転信号と同「０２」〜同「０３」の各反転
信号とチャネルカウンタ出力「００」の反転信号と同「
０１」の正転信号とを入力するＮＡＮＤゲート２４、バ
イトカウンタ出力「００」の反転信号と同「０１」〜「
０２」の各正転信号と同「０３」の反転信号とチャネル
カウンタ出力「０１」の反転信号とを入力するＮＡＮＤ
ゲート２５、バイトカウンタ出力「００」〜「０１」の
正転信号と同「０２」〜「０３」の各反転信号とチャネ
ルカウンタ出力「００」の正転信号と同「０１」の反転
信号とを入力するＮＡＮＤゲート２６、及びこれらのＮ
ＡＮＤゲート２１〜２６の出力信号の論理和をとるＯＲ
ゲート２７とによって発生される。

【００２１】更に、アドレスＡ３は、バイトカウンタ出
力「０２」〜同「０３」の各反転信号とチャネルカウン
タ出力「００」の正転信号と同「０１」の反転信号とを
入力するＮＡＮＤゲート２８、バイトカウンタ出力「０
１」の反転信号と同「０３」の反転信号とチャネルカウ
ンタ出力「００」の正転信号と同「０１」の反転信号と
を入力するＮＡＮＤゲート２９、バイトカウンタ出力「
００」の反転信号と同「０１」の正転信号と同「０３」
の反転信号とチャネルカウンタ出力「００」の正転信号
と同「０１」の反転信号とを入力するＮＡＮＤゲート３
０、バイトカウンタ出力「００」〜同「０２」の各反転
信号と同「０３」の正転信号とチャネルカウンタ出力「
００」の反転信号とを入力するＮＡＮＤゲート３１、バ
イトカウンタ出力「０１」〜同「０２」の各正転信号と
同「０３」の正転信号とチャネルカウンタ出力「００」
の反転信号と同「０１」の正転信号とを入力するＮＡＮ
Ｄゲート３２、及びこれらのＮＡＮＤゲート２８〜３２
の出力信号の論理和をとるＯＲゲート３３とによって発
生される。

【００２２】そして、アドレスＡ４は、バイトカウンタ
出力「０３」の反転信号とチャネルカウンタ出力「００
」の反転信号と同「０１」の正転信号とを入力するＮＡ
ＮＤゲート３４、バイトカウンタ出力「００」〜同「０
２」の各反転信号と同「０３」の正転信号とチャネルカ
ウンタ出力「００」の正転信号と同「０１」の反転信号
とを入力するＮＡＮＤゲート３５、バイトカウンタ出力
「００」〜同「０２」の各反転信号と同「０３」の反転
信号とチャネルカウンタ出力「００」の正転信号と同「
０１」の反転信号とを入力するＮＡＮＤゲート３６、バ
イトカウンタ出力「００」〜同「０２」の各反転信号と
同「０３」の正転信号とチャネルカウンタ出力「００」
の反転信号と同「０１」の正転信号とを入力するＮＡＮ
Ｄゲート３７、及びこれらのＮＡＮＤゲート３４〜３７
の出力信号の論理和をとるＯＲゲート３８とによって発
生される。

【００２３】このようなアドレス変換回路においては、
例えば図２（ａ）　に示した場合において、チャネルカ
ウンタ出力が“０１”（「００」が“０”で「０１」が
”１”　を示す）でバイトカウンタ出力が“００００”
（「００」〜「０３」が共に“０”であることを示す）
のときには、上記のデコード回路により、アドレス信号
Ａ０〜Ａ４は“０１００１”にアドレス変換されること
が分かる。

【００２４】

【発明の効果】以上説明した様に、本発明に係るメモリ
制御回路では、メモリブロック指定信号を受けたとき、
入力アドレスに対して各メモリブロック間で連続するよ
うにアドレス変換するアドレス変換回路を設けるか、或
いはデータ記憶メモリ上の各メモリブロックの先頭アド
レスを記憶しておきメモリブロック指定を受けたときに
対応する先頭アドレスを発生させてこの先頭アドレスか
らクロック信号によりインクリメントするように構成し
たので、データ記憶メモリのアクセスしない部分を削減
でき、メモリ内のアドレス空間を有効に使用することが
できると共に、ＲＡＭ等のメモリをＬＳＩ内で構成する
場合、メモリ容量を最大限に活用することができること
となる。

【図面の簡単な説明】

【図１】第１の本発明に係るメモリ制御回路の構成を原
理的に示したブロック図である。

【図２】第１の本発明に係るメモリ制御回路の作用を原
理的に説明するための図である。

【図３】第２の本発明に係るメモリ制御回路の構成を原
理的に示したブロック図である。

【図４】第２の本発明に係るメモリ制御回路の作用を原
理的に説明するための図である。

【図５】第１の本発明に係るメモリ制御回路に使用され
るアドレス変換回路の実施例を示した回路図である。

【図６】ブロック化されたデータの一例を示す図である
。

【図７】従来例を示したブロック図である。

【図８】従来例のメモリマップを示した図である。

【符号の説明】

１　　第１のカウンタ（バイトカウンタ）２　　第２の
カウンタ（チャネルカウンタ）３　　データ記憶メモリ４　　アドレス変換回路５　　アドレス指定メモリ６　　第３のカウンタ図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】　　クロック信号によりアドレス信号を発
生する第１のカウンタ（１）　と、該第１のカウンタ（
１）　のキャリィ信号を受ける度毎にメモリブロックを
順次指定する第２のカウンタ（２）　とを備え、ブロッ
ク単位にデータをデータ記憶メモリ（３）　にアクセス
するメモリ制御回路において、該第２のカウンタ（２）
　によるメモリブロック指定信号を受けたとき、該第１
のカウンタ（１）　によるアドレスが各メモリブロック
間で連続するようにアドレス変換するアドレス変換回路
（４）　を設けたことを特徴とするメモリ制御回路。
【請求項２】　　クロック信号によりアドレス信号を発
生する第１のカウンタ（１）　と、該第１のカウンタ（
１）　のキャリィ信号を受ける度毎にメモリブロックを
順次指定する第２のカウンタ（２）　とを備え、ブロッ
ク単位にデータをデータ記憶メモリ（３）　にアクセス
するメモリ制御回路において、該データ記憶メモリ（３
）　上の各メモリブロックの先頭アドレスを記憶してお
き該第２のカウンタ（２）　によるメモリブロック指定
信号をアドレスとして対応する先頭アドレスを発生する
アドレス指定メモリ（５）　と、該アドレス指定メモリ
（５）から発生された先頭アドレスを該キャリィ信号に
よりロードして該クロック信号によりインクリメントす
る第３のカウンタ（６）　とを設けたことを特徴とする
メモリ制御回路。