JPH04312965A - Memory ic - Google Patents
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- JPH04312965A JPH04312965A JP9165775A JP6577591A JPH04312965A JP H04312965 A JPH04312965 A JP H04312965A JP 9165775 A JP9165775 A JP 9165775A JP 6577591 A JP6577591 A JP 6577591A JP H04312965 A JPH04312965 A JP H04312965A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体メモリ素子を内蔵
しているメモリＩＣに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory IC incorporating a semiconductor memory element.
【０００２】0002
【従来の技術】図４はこの種の従来のメモリＩＣの模式
的断面図である。半導体メモリ素子２の下面側に、素子
搭載用のリードフレーム３ｂが半田６により固定されて
いる。半導体メモリ素子２の所定回路部分はリードフレ
ーム３ｂと接続されている。半導体メモリ素子２の他の
所定回路部分は金線５，５を各別に介して信号伝送用の
リードフレーム３ａ，３ａ と各別に接続されている。
そして半導体メモリ素子２、リードフレーム３ｂ、金線
５，５及びリードフレーム３ａ，３ａ の内端部側を合
成樹脂４により封止してメモリＩＣ１を構成している。2. Description of the Related Art FIG. 4 is a schematic cross-sectional view of a conventional memory IC of this type. A lead frame 3b for mounting the element is fixed to the lower surface side of the semiconductor memory element 2 with solder 6. A predetermined circuit portion of the semiconductor memory element 2 is connected to a lead frame 3b. Other predetermined circuit portions of the semiconductor memory element 2 are connected to lead frames 3a, 3a for signal transmission via gold wires 5, 5, respectively. The semiconductor memory element 2, the lead frame 3b, the gold wires 5, 5, and the inner ends of the lead frames 3a, 3a are sealed with a synthetic resin 4 to form the memory IC 1.
【０００３】図５はこのメモリＩＣ１の外観斜視図であ
る。メモリＩＣ１の対向している１組の端部側から電源
線及び各種の信号線を各別に接続するための複数本のリ
ードフレーム３ａ，３ａ …が適宜間隔を離隔して導出
されている。このメモリＩＣ１はリードフレーム３ａ，
３ａ …を介して、メモリＩＣ１内の半導体メモリ素子
２に電源電圧及び接地電圧を与え得、また種々の信号を
与えて、半導体メモリ素子２に対してデータの書込み、
読出しができるようになっている。FIG. 5 is an external perspective view of this memory IC1. A plurality of lead frames 3a, 3a, . . . are led out from a pair of opposing ends of the memory IC 1 at appropriate intervals for connecting power lines and various signal lines, respectively. This memory IC1 has a lead frame 3a,
3a..., a power supply voltage and a ground voltage can be applied to the semiconductor memory element 2 in the memory IC 1, and various signals can be applied to write data to the semiconductor memory element 2.
It is now possible to read.
【０００４】図６はメモリＩＣ１を４個用いて構成した
ＲＯＭ モジュールを内蔵しているＩＣカードの構成図
である。
電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ１
…ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥは、メモリＩＣ １
ａ，１ｂ，１ｃ，１ｄの各電源端子ＶＣＣ、各接地端子
ＧＮＤ 、各アドレスバス端子Ａ−１，Ａ０…Ａ１７
、各データバス端子Ｄ０，Ｄ１ …Ｄ７及び反転出力イ
ネーブル信号端子＃ＯＥに共通に接続されている。４個
のメモリＩＣ １ａ，１ｂ，１ｃ，１ｄを選択する反転
チップイネーブル信号線＃ＬＣＥ１，＃ＬＣＥ２，＃Ｌ
ＣＥ３，＃ＬＣＥ４ は、メモリＩＣ １ａ 、メモリ
ＩＣ １ｂ 、メモリＩＣ １ｃ 、メモリＩＣ１ｄの
反転チップイネーブル信号端子＃ＣＥ に各別に接続さ
れている。FIG. 6 is a configuration diagram of an IC card incorporating a ROM module configured using four memory ICs 1. Power line LV, ground line LE, address bus AA0, AA1
...AA18, data bus DB0, DB1 ...DB7
and the inverted output enable line #LOE is the memory IC 1
a, 1b, 1c, 1d each power supply terminal VCC, each ground terminal GND, each address bus terminal A-1, A0...A17
, are commonly connected to each data bus terminal D0, D1 . . . D7 and an inverted output enable signal terminal #OE. Inverted chip enable signal lines #LCE1, #LCE2, #L to select four memory ICs 1a, 1b, 1c, 1d
CE3 and #LCE4 are respectively connected to the inverted chip enable signal terminals #CE of the memory IC 1a, memory IC 1b, memory IC 1c, and memory IC1d.
【０００５】このように複数個のメモリＩＣを用いる場
合は、メモリＩＣ１ａ 、メモリＩＣ １ｂ 、メモリ
ＩＣ １ｃ 、メモリＩＣ １ｄ のいずれか１つを選
択するための反転チップイネーブル線＃ＬＣＥ１，＃Ｌ
ＣＥ２，＃ＬＣＥ３，＃ＬＣＥ４ を除いて、それ以外
の電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ
１ …ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥを、メモリＩＣ
１ａ，１ｂ，１ｃ，１ｄの各端子と共通に接続する。When using a plurality of memory ICs as described above, inverted chip enable lines #LCE1 and #L are used to select any one of memory IC1a, memory IC1b, memory IC1c, and memory IC1d.
Except for CE2, #LCE3, #LCE4, other power lines LV, ground lines LE, address buses AA0, AA
1...AA18, data bus DB0, DB1...DB7
and the inverted output enable line #LOE to the memory IC.
Commonly connected to each terminal 1a, 1b, 1c, and 1d.
【０００６】[0006]
【発明が解決しようとする課題】ところで、前述したよ
うに電源線， 接地線及び種々のバスラインを、複数個
のメモリＩＣにおける電源線， 接地線及び各種のバス
ラインを接続すべき各端子に共通に接続する場合は、メ
モリＩＣ及び配線パターンが占める面積が大幅に増大す
る。そのため例えばＩＣカードのように限られたスペー
スに、多数のメモリＩＣを内蔵しようとした場合は、必
要な数のメモリＩＣを内蔵できず、所定の記憶容量を実
現できないという問題がある。本発明は斯かる問題に鑑
み、パッケージサイズを大きくせずに、記憶容量を大幅
に増加させ得るメモリＩＣを提供することを目的とする
。[Problem to be Solved by the Invention] By the way, as mentioned above, it is necessary to connect the power line, ground line, and various bus lines to each terminal of a plurality of memory ICs to which the power line, ground line, and various bus lines are to be connected. In the case of common connection, the area occupied by the memory IC and the wiring pattern increases significantly. Therefore, when attempting to incorporate a large number of memory ICs into a limited space such as an IC card, for example, there is a problem that the necessary number of memory ICs cannot be incorporated and a predetermined storage capacity cannot be achieved. In view of such problems, it is an object of the present invention to provide a memory IC whose storage capacity can be significantly increased without increasing the package size.
【０００７】[0007]
【課題を解決するための手段】本発明に係るメモリＩＣ
は、半導体メモリ素子を複数個と、複数個の半導体メモ
リ素子のチップイネーブル端子と各別に接続している複
数個の第１端子及び複数個の半導体メモリ素子のチップ
イネーブル端子以外の端子と共通に接続している第２端
子を設けている基板とを備えて構成する。[Means for solving the problems] Memory IC according to the present invention
is common to a plurality of semiconductor memory devices, a plurality of first terminals that are separately connected to the chip enable terminals of the plurality of semiconductor memory devices, and a terminal other than the chip enable terminal of the plurality of semiconductor memory devices. and a substrate provided with a connected second terminal.
【０００８】[0008]
【作用】複数の半導体メモリ素子のチップイネーブル端
子と各別に接続した第１端子を選択して信号を与えると
、複数個の半導体メモリ素子の１つが選択される。複数
の半導体メモリ素子のチップイネーブル端子以外の端子
と共通に接続している第２端子に所定電圧及び所定信号
を与えると、選択した半導体メモリ素子に対しデータの
書込み、読出しができる。これにより、第１端子を追加
するだけで、パッケージサイズを大きくせずに、記憶容
量を増大させ得る。[Operation] When the first terminals individually connected to the chip enable terminals of a plurality of semiconductor memory devices are selected and a signal is applied, one of the plurality of semiconductor memory devices is selected. By applying a predetermined voltage and a predetermined signal to a second terminal that is commonly connected to a terminal other than the chip enable terminal of a plurality of semiconductor memory elements, data can be written to or read from the selected semiconductor memory element. Thereby, just by adding the first terminal, the storage capacity can be increased without increasing the package size.
【０００９】[0009]
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るメモリＩＣの模式的断面図
である。表面及び裏面に表面配線パターン１２及び裏面
配線パターン１３を形成しているプリント基板７の一面
側には、プリント基板７と対面させた半導体メモリ素子
２ａを配置しており、半導体メモリ素子２ａはプリント
基板７の表面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。プリント基板７の他
面側にはプリント基板７と対面させた半導体メモリ素子
２ｂを配置しており、半導体メモリ素子２ｂはプリント
基板７の裏面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained in detail below with reference to drawings showing embodiments thereof. FIG. 1 is a schematic cross-sectional view of a memory IC according to the present invention. A semiconductor memory element 2a facing the printed circuit board 7 is disposed on one surface side of the printed circuit board 7, which has a front wiring pattern 12 and a back wiring pattern 13 formed on the front and back surfaces. It is connected to the printed circuit board 7 via bump connection parts 8, 8 located on the front side of the board 7. A semiconductor memory element 2b facing the printed circuit board 7 is arranged on the other side of the printed circuit board 7, and the semiconductor memory element 2b is connected to the printed circuit board 7 via bump connection parts 8, 8 located on the back side of the printed circuit board 7. It is connected to the board 7.
【００１０】プリント基板７の所定回路部分は、リード
フレーム３，３と接続されており、リードフレーム３，
３はプリント基板７の対向している端部から互いに離反
する方向に延出している。プリント基板７、半導体メモ
リ素子２ａ，２ｂ 、バンプ接続部８，８，８，８及び
リードフレーム３，３の各内端部は、合成樹脂４で一体
的にモールドして封止されており、これらによりメモリ
ＩＣ１が構成されている。なお、リードフレーム３，３
は合成樹脂４から適長導出された位置で、ともに鈍角で
裏面側に折曲げられ、その折曲位置から適長離反した位
置で、導出位置のリードフレーム３，３部分と平行する
ように折曲げられ、更に先端は合成樹脂４の部分から互
いに離反する方向に延出している。またリードフレーム
３，３の導出位置において合成樹脂４部分の側面はリー
ドフレーム３側に向かって傾斜している。A predetermined circuit portion of the printed circuit board 7 is connected to the lead frames 3, 3.
3 extend from opposing ends of the printed circuit board 7 in directions away from each other. The printed circuit board 7, the semiconductor memory elements 2a, 2b, the bump connection parts 8, 8, 8, 8, and the inner ends of the lead frames 3, 3 are integrally molded and sealed with a synthetic resin 4. These constitute a memory IC1. In addition, lead frames 3, 3
are the positions where the synthetic resin 4 is led out to an appropriate length, and both are bent at an obtuse angle to the back side, and at a position separated from the bending position by an appropriate length, they are bent parallel to the lead frames 3 and 3 portions at the lead-out positions. It is bent, and furthermore, the tips extend in directions away from each other from the synthetic resin 4 portion. Further, at the lead-out position of the lead frames 3, 3, the side surface of the synthetic resin 4 portion is inclined toward the lead frame 3 side.
【００１１】図２は半導体メモリ素子２ａ（２ｂ）の外
観斜視図である。半導体メモリ素子２ａ（２ｂ）の一面
側であって、半導体メモリ素子２ａ（２ｂ）の平行して
いる端面の各端面寄りにはその端面方向に適長離隔して
、同一線上に複数のバンプ接続部８，８，８，８を突設
させている。図３はプリント基板７の模式的平面図であ
る。プリント基板７は長方形状となっている。プリント
基板７の表面側であって、その左側には、プリント基板
７の長辺部に沿っており、プリント基板７の短辺方向に
適長離隔して互いに平行し、プリント基板７の左側端部
から延出している狭幅で適長の表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ，１２ｅ が形成されている
。表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
の各先端はプリント基板７の長さ方向の略中央に位置し
、各先端にはスルーホール１４ａ，１４ｂ，１４ｃ，１
４ｄ が形成されている。表面配線パターン１２ｅ は
他の表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
より若干短寸となっている。表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ のプリント基板７の左端部
側には、バンプ接続用表面ランド１０ａ，１０ｂ，１０
ｃ，１０ｄが形成されている。FIG. 2 is an external perspective view of the semiconductor memory element 2a (2b). On one surface side of the semiconductor memory element 2a (2b), a plurality of bump connections are connected on the same line, spaced apart by an appropriate length in the direction of the end face, near each end face of the parallel end faces of the semiconductor memory element 2a (2b). The portions 8, 8, 8, 8 are provided in a protruding manner. FIG. 3 is a schematic plan view of the printed circuit board 7. As shown in FIG. The printed circuit board 7 has a rectangular shape. On the front side of the printed circuit board 7, on the left side thereof, along the long side of the printed circuit board 7, parallel to each other at an appropriate distance apart in the short side direction of the printed circuit board 7, and at the left side end of the printed circuit board 7. A surface wiring pattern 12a having a narrow width and an appropriate length extends from the
, 12b, 12c, 12d, and 12e are formed. Surface wiring patterns 12a, 12b, 12c, 12d
Each tip is located approximately at the center in the length direction of the printed circuit board 7, and through holes 14a, 14b, 14c, 1 are provided at each tip.
4d is formed. The surface wiring pattern 12e is similar to other surface wiring patterns 12a, 12b, 12c, and 12d.
It is slightly shorter. Surface wiring pattern 12a
, 12b, 12c, 12d are provided with surface lands 10a, 10b, 10 for bump connection on the left end side of the printed circuit board 7.
c, 10d are formed.
【００１２】また、プリント基板７の表面側であってそ
の右側には、前記表面配線パターン１２ａ，１２ｂ，１
２ｃ，１２ｄ と同様の表面配線パターン１２ｆ，１２
ｇ，１２ｈ を形成している。
表面配線パターン１２ｆ は、表面配線パターン１２ａ
と１２ｂ とが対向している中間位置に位置し、表面
配線パターン１２ｇ は、表面配線パターン１２ｂ と
１２ｃ とが対向している。中間位置に位置し、表面配
線パターン１２ｈは表面配線パターン１２ｃ と１２ｄ
とが対向している中間位置に夫々位置している。表面
配線パターン１２ｆ，１２ｇ，１２ｈ の先端は、スル
ーホール１４ａ，１４ｂ，１４ｃ，１４ｄ より適長、
プリント基板７の右側寄りに位置していて、各先端には
スルーホール１４ｆ，１４ｇ，１４ｈが形成されている
。また表面配線パターン１２ｉ は表面配線パターン１
２ｈ の略１／３ の長さで短寸となっている。表面配
線パターン１２ｆ，１２ｇ，１２ｈ のプリント基板７
の右端部側には、バンプ接続用表面ランド１０ｅ，１０
ｆ，１０ｇ が形成されている。Further, on the front side of the printed circuit board 7 and on the right side, the surface wiring patterns 12a, 12b, 1
Surface wiring patterns 12f, 12 similar to 2c, 12d
g, 12h. The surface wiring pattern 12f is the surface wiring pattern 12a.
The surface wiring pattern 12g is located at an intermediate position where the surface wiring patterns 12b and 12c face each other, and the surface wiring patterns 12b and 12c face each other. Located at an intermediate position, surface wiring pattern 12h is located between surface wiring patterns 12c and 12d.
are located at intermediate positions facing each other. The tips of the surface wiring patterns 12f, 12g, 12h are longer than the through holes 14a, 14b, 14c, 14d.
It is located on the right side of the printed circuit board 7, and through holes 14f, 14g, and 14h are formed at each tip. Also, the surface wiring pattern 12i is the surface wiring pattern 1
It is short with a length of approximately 1/3 of 2h. Printed circuit board 7 with surface wiring patterns 12f, 12g, 12h
On the right end side, surface lands 10e, 10 for bump connection are provided.
f,10g is formed.
【００１３】また表面配線パターン１２ｉ の先端には
バンプ接続用表面ランド１０ｈ が形成されている。こ
れらのバンプ接続用表面ランド１０ｅ，１０ｆ，１０ｇ
，１０ｈ は略同列に配置されている。プリント基板７
の裏面側には、表面配線パターン１２ａ（１２ｂ，１２
ｃ，１２ｄ）と同一線上にあり、一端がスルーホール１
４ａ（１４ｂ，１４ｃ，１４ｄ）を介して接続されてお
り、他端がバンプ接続用表面ランド１０ｅ と略同列位
置まで延出している裏面配線パターン１３ａ（１３ｂ，
１３ｃ，１３ｄ）が形成されており、各他端にはバンプ
接続用裏面ランド１１ａ（１１ｂ，１１ｃ，１１ｄ）が
形成されている。またプリント基板７の裏面側には表面
配線パターン１２ｆ（１２ｇ，１２ｈ）と同一線上にあ
り、一端がスルーホール１４ｆ（１４ｇ，１４ｈ）を介
して接続されており、他端がバンプ接続用表面ランド１
０ａ と略同列位置まで延出している裏面配線パターン
１３ｅ（１３ｆ，１３ｇ）が形成されており、他端には
バンプ接続用裏面ランド１１ｅ（１１ｆ，１１ｇ）が形
成されている。Further, a surface land 10h for bump connection is formed at the tip of the surface wiring pattern 12i. These bump connection surface lands 10e, 10f, 10g
, 10h are arranged approximately in the same row. Printed circuit board 7
Surface wiring patterns 12a (12b, 12
c, 12d), one end is through hole 1
4a (14b, 14c, 14d), and the other end extends to a position approximately in the same line as the surface land 10e for bump connection.
13c, 13d) are formed, and a back surface land 11a (11b, 11c, 11d) for bump connection is formed at each other end. Also, on the back side of the printed circuit board 7, it is on the same line as the front surface wiring pattern 12f (12g, 12h), one end is connected via a through hole 14f (14g, 14h), and the other end is a surface land for bump connection. 1
A backside wiring pattern 13e (13f, 13g) extending to a position substantially in the same line as 0a is formed, and a backside land 11e (11f, 11g) for bump connection is formed at the other end.
【００１４】また一端がスルーホール１４ｅ を介して
接続されており、他端がバンプ接続用表面ランド１０ａ
と略同列位置まで延出している逆Ｌ字状の裏面配線パ
ターン１３ｈ が形成されており、その他端にはバンプ
接続用裏面ランド１１ｈ が形成されている。プリント
基板７の左側端部には、表面配線パターン１２ａ，１２
ｂ，１２ｃ，１２ｄ，１２ｅ と各別に接続した、所定
電圧、所定信号を与えるためのリードフレーム３ａ１
，３ａ２ ， ３ａ３ ， ３ａ４ ，３ａ５ を延出
させている。プリント基板７の右側端部には、いずれの
表面配線パターンとも接続していないリードフレーム３
ａ６ と、表面配線パターン１２ｆ，１２ｇ，１２ｈ，
１２ｉ と各別に接続した、所定電圧、所定信号を与え
るためのリードフレーム３ａ７ ， ３ａ８ ， ３ａ
９ ， ３ａ１０とを延出させている。そしてリードフ
レーム３ａ６ は予備となっている。One end is connected via a through hole 14e, and the other end is connected to a surface land 10a for bump connection.
An inverted L-shaped backside wiring pattern 13h is formed extending to approximately the same position as the backside wiring pattern 13h, and a backside land for bump connection 11h is formed at the other end. At the left end of the printed circuit board 7, surface wiring patterns 12a, 12 are provided.
lead frame 3a1 for providing a predetermined voltage and a predetermined signal, which are connected to
, 3a2, 3a3, 3a4, and 3a5 are extended. At the right end of the printed circuit board 7 is a lead frame 3 that is not connected to any surface wiring pattern.
a6 and surface wiring patterns 12f, 12g, 12h,
12i and lead frames 3a7, 3a8, 3a for providing a predetermined voltage and a predetermined signal.
9, 3a10 are extended. The lead frame 3a6 is kept as a spare.
【００１５】図３から明らかなように、リードフレーム
３ａ１ （３ａ２ ， ３ａ３ ， ３ａ４ ）は表，
裏面配線パターンを介してバンプ接続用表面ランド１０
ａ（１０ｂ，１０ｃ，１０ｄ）とバンプ接続用裏面ラン
ド１１ａ（１１ｂ，１１ｃ，１１ｄ）と共通に接続され
ている。またリードフレーム３ａ７ （３ａ８ ， ３
ａ９ ）はバンプ接続用表面ランド１０ｅ（１０ｆ，１
０ｇ）とバンプ接続用裏面ランド１１ｅ（１１ｆ，１１
ｇ）と共通に接続されている。リードフレーム３ａ５
はバンプ接続用裏面ランド１１ｈ と単独に接続され、
リードフレーム３ａ１０はバンプ接続用表面ランド１０
ｈ と単独に接続されている。そしてリードフレーム３
ａ５ はプリント基板７の裏面側に配置する図示しない
半導体メモリ素子のチップイネーブル端子と接続される
第１端子となっており、リードフレーム３ａ１０はプリ
ント基板７の表面側に配置する図示しない半導体メモリ
素子のチップイネーブル端子と接続される第１端子とな
っている。As is clear from FIG. 3, the lead frame 3a1 (3a2, 3a3, 3a4) has the following structure:
Surface land 10 for bump connection via back side wiring pattern
a (10b, 10c, 10d) and the back land 11a (11b, 11c, 11d) for bump connection. In addition, the lead frame 3a7 (3a8, 3
a9) is the surface land 10e (10f, 1
0g) and back land 11e (11f, 11
g) is commonly connected. Lead frame 3a5
is independently connected to the rear surface land 11h for bump connection,
The lead frame 3a10 has a surface land 10 for bump connection.
h is connected independently. and lead frame 3
A5 is a first terminal connected to a chip enable terminal of a semiconductor memory element (not shown) placed on the back side of the printed circuit board 7, and a lead frame 3a10 is connected to a chip enable terminal of a semiconductor memory element (not shown) placed on the front side of the printed circuit board 7. The first terminal is connected to the chip enable terminal of the chip enable terminal.
【００１６】更に、リードフレーム３ａ１ ， ３ａ２
， ３ａ３ ， ３ａ４ 及び３ａ７ ， ３ａ８
， ３ａ９ の夫々は前述したようにプリント基板７の
表，裏面側に夫々配置する半導体メモリ素子のチップイ
ネーブル端子以外の端子と共通に接続される第２端子と
なっている。なお、プリント基板７に形成したバンプ接
続用表面ランド１０ａ，１０ｂ，１０ｃ，１０ｄ 及び
１０ｅ，１０ｆ，１０ｇ，１０ｈ は、図２に示した半
導体メモリ素子２ａ（２ｂ）のバンプ接続部８，８，８
，８及び８，８，８，８と対接すべく位置決めしてある
。またバンプ接続用裏面ランド１１ａ，１１ｂ，１１ｃ
，１１ｄ 及び１１ｅ，１１ｆ，１１ｇ，１１ｈも同様
に位置決めしてある。Furthermore, lead frames 3a1 and 3a2
, 3a3, 3a4 and 3a7, 3a8
, 3a9 are second terminals commonly connected to terminals other than the chip enable terminals of the semiconductor memory elements disposed on the front and back sides of the printed circuit board 7, respectively, as described above. Incidentally, the bump connecting surface lands 10a, 10b, 10c, 10d and 10e, 10f, 10g, 10h formed on the printed circuit board 7 are the bump connecting portions 8, 8, 10 of the semiconductor memory element 2a (2b) shown in FIG. 8
, 8 and 8, 8, 8, 8. In addition, backside lands 11a, 11b, 11c for bump connection
, 11d, 11e, 11f, 11g, and 11h are similarly positioned.
【００１７】次にメモリＩＣの組立順序を図１、図２及
び図３とともに説明する。一方の半導体メモリ素子２ａ
に突設させているバンプ接続部８，８，８，８及び８，
８，８，８をプリント基板７のバンプ接続用表面ランド
１０ａ，１０ｂ，１０ｃ，１０ｄ 及び１０ｅ，１０ｆ
，１０ｇ，１０ｈ と対応させる。また他方の半導体メ
モリ素子２ｂに突設させているバンプ接続部８，８，８
，８及び８，８，８，８をプリント基板７のバンプ接続
用裏面ランド１１ａ，１１ｂ，１１ｃ，１１ｄ 及び１
１ｅ，１１ｆ，１１ｇ，１１ｈ と対接させる。Next, the assembly order of the memory IC will be explained with reference to FIGS. 1, 2, and 3. One semiconductor memory element 2a
Bump connection portions 8, 8, 8, 8 and 8 protruding from the
8, 8, 8 as bump connecting surface lands 10a, 10b, 10c, 10d and 10e, 10f of printed circuit board 7
, 10g, 10h. In addition, bump connection portions 8, 8, 8 protruding from the other semiconductor memory element 2b
, 8 and 8, 8, 8, 8 to the bump connecting back lands 11a, 11b, 11c, 11d and 1
1e, 11f, 11g, and 11h.
【００１８】そしてバンプ接続部８，８…の部分でＴＡ
Ｂ 方式で半田付けしてプリント基板７の表面側に半導
体メモリ素子２ａを、裏面側に半導体メモリ素子２ｂを
、プリント基板７と対面させた状態で取付ける。それに
より、各リードフレーム３ａ１ ， ３ａ２ ，３ａ３
， ３ａ４ 及び３ａ７ ， ３ａ８ ， ３ａ９
は、半導体メモリ素子２ａ，２ｂ のチップイネーブル
端子以外の端子と共通に接続され、リードフレーム３ａ
５ は半導体メモリ素子２ａのチップイネーブル端子と
単独に接続され、リードフレーム３ａ１０は半導体メモ
リ素子２ｂのチップイネーブル端子と単独に接続される
。このようにしてプリント基板７の表面側及び裏面側に
半導体メモリ素子２ａ，２ｂ を各別に取付けた状態で
、それらを合成樹脂で封止してメモリＩＣの組立を完了
する。[0018] Then, TA is applied at the bump connection parts 8, 8...
The semiconductor memory element 2a is attached to the front side of the printed circuit board 7, and the semiconductor memory element 2b is attached to the back side of the printed circuit board 7, facing the printed circuit board 7, by soldering using method B. As a result, each lead frame 3a1, 3a2, 3a3
, 3a4 and 3a7 , 3a8 , 3a9
is commonly connected to the terminals other than the chip enable terminals of the semiconductor memory elements 2a and 2b, and is connected to the lead frame 3a.
5 is independently connected to the chip enable terminal of the semiconductor memory element 2a, and the lead frame 3a10 is independently connected to the chip enable terminal of the semiconductor memory element 2b. With the semiconductor memory elements 2a and 2b separately attached to the front and back sides of the printed circuit board 7 in this manner, they are sealed with synthetic resin to complete the assembly of the memory IC.
【００１９】なお、図示していないが、プリント基板７
の表，裏面には、バンプ接続用表面ランド１０ａ，１０
ｂ …１０ｈ 及びバンプ接続用裏面ランド１１ａ，１
１ｂ …１１ｈ の部分を除いた他の部分に絶縁コート
を施しており、表面配線パターン１２ａ，１２ｂ …１
２ｈ の相互間、裏面配線パターン１３ａ，１３ｂ …
１３ｈ の相互間及びそれらの表面及び裏面の配線パタ
ーン１２ａ，１２ｂ …１２ｈ 及び１３ａ，１３ｂ
…１３ｈ と半導体メモリ素子２ａ，２ｂ との間で短
絡が生じないようにしている。Although not shown, the printed circuit board 7
Surface lands 10a, 10 for bump connection are provided on the front and back surfaces of the
b...10h and back land 11a, 1 for bump connection
An insulating coating is applied to the other parts except for the parts 1b...11h, and the surface wiring patterns 12a, 12b...1
2h between each other, back wiring patterns 13a, 13b...
13h and the wiring patterns 12a, 12b on their front and back surfaces...12h and 13a, 13b
...13h and the semiconductor memory elements 2a, 2b are prevented from short-circuiting.
【００２０】このようにして構成されたメモリＩＣは、
プリント基板７の表，裏面側に夫々半導体メモリ素子２
ａ及び２ｂを配置するからパッケージサイズを大きくす
ることなく記憶容量が倍増する。またリードフレーム３
ａ１ ， ３ａ２ …３ａ１０の数は、半導体メモリ素
子２ａ，２ｂ の数に応じて増加し、リードフレーム３
ａ１ ， ３ａ２ …３ａ１０が大幅に増加することは
ない。それによりコンパクトで記憶容量が大きいメモリ
ＩＣを提供できることになる。[0020] The memory IC configured in this way is
Semiconductor memory elements 2 are provided on the front and back sides of the printed circuit board 7, respectively.
Since a and 2b are arranged, the storage capacity can be doubled without increasing the package size. Also lead frame 3
The number of a1, 3a2...3a10 increases according to the number of semiconductor memory elements 2a, 2b, and the number of lead frames 3
a1, 3a2...3a10 will not increase significantly. This makes it possible to provide a memory IC that is compact and has a large storage capacity.
【００２１】したがって、このメモリＩＣ１を例えば２
個用いてＲＯＭ モジュールを構成した場合は、従来の
メモリＩＣを２個用いたＲＯＭ モジュールと同じ占有
面積で記憶容量を４倍にすることができ、リードフレー
ム数は単に１個増加するだけですむ。そのため、ＲＯＭ
モジュールの占有面積を大きくせずに、記憶容量を大
幅に増大させることができ、換言すれば同じ記憶容量で
はＲＯＭ モジュールの占有面積を略半分に縮小できる
。それにより小型で記憶容量が大きい記憶装置を構成す
るのに適したメモリＩＣを得ることができる。[0021] Therefore, for example, this memory IC1 is
If a ROM module is constructed using two memory ICs, the storage capacity can be quadrupled in the same area as a conventional ROM module using two memory ICs, and the number of lead frames can be increased by just one. . Therefore, ROM
The storage capacity can be significantly increased without increasing the area occupied by the module; in other words, the area occupied by the ROM module can be reduced to approximately half with the same storage capacity. Thereby, a memory IC suitable for constructing a small-sized storage device with a large storage capacity can be obtained.
【００２２】本実施例ではメモリＩＣに内蔵する２つの
半導体メモリ素子に、同じ機能の半導体メモリ素子を用
いたが、機能及び記憶容量が異なる半導体メモリ素子、
例えば１メガビットのＳＲＡＭと、２５６ キロビット
のＥＥＰＲＯＭの組合せであってもよい。また、内蔵す
る半導体メモリ素子は２個に限定されるものではなく、
それ以上の個数であってもよい。更に、半導体メモリ素
子をプリント基板に実装するのに、ＴＡＢ方式によるバ
ンプ接続によってプリント基板と半導体メモリ素子とを
接続したが、この接続方法に限定されず、実装後の厚み
を薄くできる方法であれば、いずれの接続方法であって
もよい。In this embodiment, two semiconductor memory elements having the same function were used as the two semiconductor memory elements built into the memory IC, but semiconductor memory elements having different functions and storage capacities,
For example, it may be a combination of 1 megabit SRAM and 256 kilobit EEPROM. Furthermore, the number of built-in semiconductor memory elements is not limited to two;
The number may be greater than that. Furthermore, when mounting a semiconductor memory element on a printed circuit board, the printed circuit board and semiconductor memory element are connected by bump connection using the TAB method, but the connection method is not limited to this, and any method that can reduce the thickness after mounting can be used. For example, any connection method may be used.
【００２３】[0023]
【発明の効果】以上詳述したように本発明のメモリＩＣ
は、半導体メモリ素子複数個と、複数の半導体メモリ素
子のチップイネーブル端子に各別に接続した複数の第１
端子及び複数個の半導体メモリ素子のチップイネーブル
端子以外の端子と共通に接続した第２端子を設けた基板
とを備えたので、第１端子の数のみが半導体メモリ素子
の数に応じて増加するだけでパッケージサイズを大きく
せずに記憶容量を大幅に増大させることができる。した
がってメモリＩＣを複数個用いる記憶装置の小型化に大
きく寄与できるメモリＩＣを提供できる優れた効果を奏
する。Effects of the Invention As detailed above, the memory IC of the present invention
includes a plurality of semiconductor memory devices and a plurality of first
Since the substrate includes a terminal and a second terminal commonly connected to terminals other than the chip enable terminal of a plurality of semiconductor memory elements, only the number of first terminals increases according to the number of semiconductor memory elements. It is possible to significantly increase the storage capacity without increasing the package size. Therefore, it is possible to provide a memory IC that can greatly contribute to the miniaturization of storage devices that use a plurality of memory ICs.
【図面の簡単な説明】[Brief explanation of drawings]
【図１】本発明に係るメモリＩＣの模式的断面図である
。FIG. 1 is a schematic cross-sectional view of a memory IC according to the present invention.
【図２】半導体メモリ素子の外観斜視図である。FIG. 2 is an external perspective view of a semiconductor memory device.
【図３】プリント基板の模式的平面図である。FIG. 3 is a schematic plan view of a printed circuit board.
【図４】従来のメモリＩＣの模式的断面図である。FIG. 4 is a schematic cross-sectional view of a conventional memory IC.
【図５】図４に示すメモリＩＣの外観斜視図である。5 is an external perspective view of the memory IC shown in FIG. 4. FIG.
【図６】複数個のメモリＩＣにより構成したＲＯＭ モ
ジュールの構成図である。FIG. 6 is a configuration diagram of a ROM module configured with a plurality of memory ICs.
１ メモリＩＣ ２ａ，２ｂ 半導体メモリ素子 ３ リードフレーム ４ 合成樹脂 ７ プリント基板 ８ バンプ接続部 1 Memory IC 2a, 2b Semiconductor memory element 3 Lead frame 4 Synthetic resin 7 Printed circuit board 8 Bump connection part
Claims (1)
てあるメモリＩＣにおいて、半導体メモリ素子複数個と
、複数個の半導体メモリ素子のチップイネーブル端子と
各別に接続している複数個の第１端子及び複数個の半導
体メモリ素子の前記チップイネーブル端子以外の端子と
共通に接続している第２端子を設けている基板とを備え
ることを特徴とするメモリＩＣ。Claim 1: In a memory IC in which a semiconductor memory element is sealed with a synthetic resin, a plurality of semiconductor memory elements and a plurality of first semiconductor memory elements respectively connected to chip enable terminals of the plurality of semiconductor memory elements are provided. 1. A memory IC comprising: a terminal; and a substrate provided with a second terminal commonly connected to terminals other than the chip enable terminal of a plurality of semiconductor memory elements.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165775A JPH04312965A (en) | 1991-03-29 | 1991-03-29 | Memory ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165775A JPH04312965A (en) | 1991-03-29 | 1991-03-29 | Memory ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312965A true JPH04312965A (en) | 1992-11-04 |
Family
ID=13296747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165775A Pending JPH04312965A (en) | 1991-03-29 | 1991-03-29 | Memory ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312965A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795556A1 (en) * | 1999-06-24 | 2000-12-29 | Mitsubishi Electric Corp | Semiconductor device and assembly structure, comprising chips mounted on both sides of casing substrate with laterally projecting pins for perpendicular mounting on printed circuit board |
| US6329224B1 (en) * | 1998-04-28 | 2001-12-11 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
-
1991
- 1991-03-29 JP JP9165775A patent/JPH04312965A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329224B1 (en) * | 1998-04-28 | 2001-12-11 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
| US6541874B2 (en) | 1998-04-28 | 2003-04-01 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
| FR2795556A1 (en) * | 1999-06-24 | 2000-12-29 | Mitsubishi Electric Corp | Semiconductor device and assembly structure, comprising chips mounted on both sides of casing substrate with laterally projecting pins for perpendicular mounting on printed circuit board |
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