JPH04309117A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスク装置などの第
１の記憶装置から主記憶装置などの第２の記憶装置へデ
ータを転送する装置において、データの転送を行うか否
かを判定することにより必要なデータのみを転送するよ
うにしたデータ転送制御装置に関する。

【０００２】近年、情報処理装置において、大量のＲＤ
Ｂ（リレーショナル・データ・ベース）レコードの検索
が頻繁に行われるようになってきた。例えば、ＲＤＢレ
コード中の所望の項目のみを取り出すプロジェクション
（射影）処理、ＲＤＢ中から特定の条件を満たすＲＤＢ
レコードを取り出すセレクション（選択）処理、または
これらプロジェクション（射影）処理とセレクション（
選択）処理の組合せ処理をＲＤＢの全レコードに対して
行うような場合、検索するレコード件数が数十万件にも
及ぶことがあり、情報処理装置にとっては相当な負荷と
なる。そこで、ＲＤＢレコードを高速かつ効率よく検索
することが要望されている。

【０００３】

【従来の技術】図１４に従来のデータ転送制御装置の第
１の例を示す。図において、１，２はデータ転送制御装
置、３，４は第１の記憶装置たるディスク装置、５はダ
イレクト・メモリ・アクセス装置（以下「ＤＭＡ装置」
と略称）、６は第２の記憶装置たる主記憶装置、７はプ
ロセッサ（ＣＰＵ）、８はシステムバス、９，１０はデ
ィスクインターフェースバス、１１は転送バスである。

【０００４】この図１４の例の場合、点線でデータの流
れを示すように、例えば、ディスク装置３から目的とす
るＲＤＢレコードを読み出し、この読み出したＲＤＢレ
コードをデータ転送装置１、ＤＭＡ装置５、システムバ
ス８を介して主記憶装置６に転送格納した後、ＣＰＵ７
で主記憶装置６からＲＤＢレコードを読み出して必要な
処理を行った後、主記憶装置６に書き戻すようにしてい
る。

【０００５】図１５に従来のデータ転送制御装置の第２
の例を示す。なお、図１４と同一のものには同一の符号
を付して示した。この図１５は、図１４におけるディス
ク装置３の代わりにディスクサブシステム３′を用いた
ものである。ディスクサブシステムとは、ディスク装置
と同じホストインターフェースを持ち、ホストコンピュ
ータからはディスク装置と同一に見えるシステムである
。

【０００６】この例の場合、ディスクサブシステム３′
は、ディスク装置３１、ローカルメモリ３２、専用プロ
セッサ３３、ホストインターフェース３４から構成され
ており、ディスク装置３１から読み出したデータを一旦
ローカルメモリ３２に格納した後、そのデータを専用プ
ロセッサ３３で読み出して処理を行い、その結果をホス
トインターフェースアダプタ３４にセットし、主記憶装
置６へ転送している。

【０００７】

【発明が解決しようとする課題】図１４の例の場合、デ
ィスク装置３（または４）から読み出した全レコードを
そのまま主記憶装置６に転送した後、ホスト側のＣＰＵ
で必要な処理を行っているので、ホスト側のＣＰＵ負荷
、チャネル負荷およびバス負荷が多大なものとなる。

【０００８】また、図１５の例の場合、ディスクサブシ
ステム３′内の専用プロセッサ３３により処理を行った
後転送しているので、ホスト側のＣＰＵ負荷およびチャ
ネル負荷は減るが、ディスクサブシステム３′内に多量
のハードウェアが必要になり、システム全体のコストが
高くなる。

【０００９】本発明は上記事情に基づきなされたもので
、その目的とするところは、データの転送に際して、デ
ータ転送装置内においてプロジェクション（射影）処理
やセレクション（選択）処理を行うことができ、ホスト
側の負荷を軽減してシステム全体の性能を向上すること
のできるデータ転送制御装置を提供することである。

【００１０】

【課題を解決するための手段】図１に、本発明の請求項
１記載のデータ転送制御装置の原理を示す。図において
、１０１は所定のバイト転送毎に当該転送バイトのデー
タをそのまま第２の記憶装置たる主記憶装置６に転送す
るか否かを判別する情報を保持する記憶手段である。 １０２は該記憶手段１０１から読み出された判別情報に
従って転送すべきデータか否かを判別する判別手段であ
る。１０３はレコードの先頭で初期化され、かつ前記所
定のバイト転送毎にそのアドレス出力を更新されるアド
レスカウンタである。

【００１１】１０４は第１の記憶装置たるディスク装置
３から送られてくるＲＤＢレコードなどのデータを一時
保持しておくための入力バッファである。１０５は入力
バッファ１０４に保持されたレコードのデータ中から判
別手段１０３により指定されたデータのみを選択してＤ
ＭＡ装置５へ出力するための出力バッファである。１０
６は前記記憶手段１０１の設定情報の内容に拘らず、第
１の記憶装置たるディスク装置３から送られてくるすべ
てのデータをそのまま第２の記憶装置たる主記憶装置６
へ転送するようにモードを切り換えるモード切換手段で
ある。

【００１２】図２に、本発明の請求項２記載のデータ転
送制御装置の原理を示す。なお、図１と同一のものには
同一符号を付して示した。図において、１０７は予め定
めた１つまたは複数の項目のレコードの先頭からのバイ
ト変位値とその項目のバイト長を表す情報を保持するレ
ジスタである。１０８はその項目に対する比較値と比較
の種類を表す情報を保持するレジスタである。

【００１３】１０９はアドレスカウンタ１０３のアドレ
ス出力がレジスタ１０７のバイト変位値と一致したか否
かを比較するアドレス比較手段である。１１０はアドレ
スカウンタ１０３のアドレス出力が前記レジスタ１０７
のバイト変位値と一致した時からその変位値に対応する
レジスタ１０９の比較値と入力バッファ１０４に保持さ
れている転送レコードの対応するデータの値とを比較す
るデータ比較手段である。

【００１４】

【作　　用】まず、前記した本発明のデータ転送制御装
置の作用を説明する前に、図３に本発明のデータ転送制
御装置のシステム全体の構成を示す。図中、１，２は本
発明のデータ転送制御装置、３，４は第１の記憶装置た
るディスク装置、５はＤＭＡ装置、６は第２の記憶装置
たる主記憶装置、７はＣＰＵ、８はシステムバス、９，
１０はディスクインターフェース、１１は転送バスであ
る。この図３のシステム構成は基本的には図１４の従来
例のものと同一である。

【００１５】なお、ＤＭＡ装置５中、５１は主記憶装置
６に対するアクセスのためのアドレスを保持するＤＭＡ
アドレスレジスタ、５２は主記憶装置６に対する転送デ
ータの転送バイト数をカウントするためのＤＭＡバイト
カウンタ、５３はＤＭＡアドレスレジスタ５１，ＤＭＡ
バイトカウンタ５２などの制御を行うチャネルプロセッ
サである。

【００１６】前記図３を参照しながら、図１のデータ転
送制御装置の作用を説明する。この図１のデータ転送制
御装置は、前述したレコード中の所望の項目のみを抽出
するプロジェクション（射影）処理を実行し、抽出した
項目のみを主記憶装置６へ転送するものである。

【００１７】記憶手段１０１には、入力バッファ１０４
に保持されたレコードのどの項目を出力バッファ１０５
に転送してセットすべきかを指定する判別情報が予め設
定保持されている。

【００１８】ディスク装置３から入力バッファ１０４に
レコードが送られてくると、アドレスカウンタ１０３が
初期化され、アドレスカウンタ１０３のアドレス出力が
所定のバイト単位で更新される。記憶手段１０１はアド
レスカウンタ１０３のアドレス出力によってアドレッシ
ングされ、この更新されるアドレスに同期して記憶手段
１０１内に格納されている対応するアドレス位置の判別
情報を判別手段１０２へ送る。

【００１９】判別手段１０２は、この記憶手段１０２か
ら送られてくる判別情報に従って、対応するアドレス位
置のデータが転送すべき項目に対応するデータであるか
否かを判定し、必要な項目に対応するデータであるとき
にのみ出力バッファ１０５にセットし、ＤＭＡ装置５を
介して主記憶装置６へ転送する。

【００２０】以上の処理を各レコードの項目毎に繰り返
すことにより、レコード中の予め定めた必要な項目のみ
を抽出し、第２の記憶装置たる主記憶装置６へ転送する
ことができる。

【００２１】次に、図２のデータ転送制御装置の作用を
説明する。なお、この図２のデータ転送制御装置は、特
定の条件を満たすレコードを取り出すセレクション（選
択）処理、またはこのセレクション（選択）処理と前述
したプロジェクション（射影）処理の組み合わせ処理を
行うことができるようにしたものである。

【００２２】プロジェクション（射影）処理は、前記し
た図１の場合と全く同様にして実現される。一方、特定
の条件を満たすレコードを取り出して主記憶装置６へ転
送するセレクション（選択）処理は次のようにして実現
される。

【００２３】すなわち、アドレス比較手段１０９におい
て、アドレスカウンタ１０３の出力とレジスタ１０７に
保持されているレコードの先頭からのバイト変位値とが
一致した時、データ比較手段１１０において、レジスタ
１０８に保持されている比較値と、入力バッファ１０４
に保持されている対応するバイト位置のデータとを比較
する。

【００２４】そして、データ比較器１１０の比較結果が
「偽」であった場合、当該レコードはセレクション（選
択）すべきレコードでないと判定し、当該レコードにつ
いてのそれ以降のデータを出力バッファ１０５にセット
することを中止する。そして、次のレコードの先頭でア
ドレスカウンタ１０３を初期化してレコードの先頭位置
に戻す。

【００２５】さらに、前記判定結果を割り込み信号１２
を通じてＤＭＡ装置５内のチャネルプロセッサ５３へ通
知し、ＤＭＡ装置５内のＤＭＡアドレスレジスタ５１に
セットされている主記憶装置６へのアクセスアドレスを
前記「偽」と判定されたレコードの先頭アドレス位置ま
で戻す。

【００２６】また、ＤＭＡ装置５内のＤＭＡバイトカウ
ンタ５２のカウント値についても、前記「偽」と判定さ
れたレコードのそれまで実際に転送されたバイト数分だ
け戻す。

【００２７】以上の処理をレコード毎に繰り返すことに
より、特定の条件を満たすレコードのみを抽出し、第２
の記憶装置たる主記憶装置６へ転送することができる。

【００２８】なお、ＤＭＡ装置５内のＤＭＡバイトカウ
ンタ５２には、予め、ディスク装置３から転送データの
バイト数から本発明によるデータ転送制御装置１によっ
て捨て去られるデータのバイト数を差し引いた残りのバ
イト数をセットしておく。

【００２９】モード切換手段１０６は、記憶手段１０１
の内容にかかわらず、入力バッファ１０４のデータを常
に出力バッファ１０５へ転送するモードにセットする。 また、前述した記憶手段１０１は、その内容をディスク
装置３のレコードに対するジョブの内容に合わせてプロ
グラムにより設定することにより、各ジョブ毎に異なっ
た処理を行わせることができる。

【００３０】

【実施例】図４に、請求項１記載のデータ転送制御装置
の１実施例を示す。図において、１１１は処理対象レコ
ードのレコード長のバイト数を保持しておくためのレコ
ード長保持レジスタである。また、５５は図３中のチャ
ネルプロセッサ５３からのデータを転送するためのチャ
ネルプロセッサバスである。なお、図１および図３で示
したものと同一のものには同一符号を付してその説明を
省略する。

【００３１】ＤＲＥＱはディスク装置３からのデータ転
送要求信号であり、ハイレベル（“１”）のとき転送デ
ータをディスクインターフェース９のデータバス上に乗
せたことを示す。また、ＤＲＥＳＰはデータ転送要求応
答信号であり、ハイレベル（“１”）パルスの後縁（立
下がりエッジ）でディスクインターフェース９のデータ
を入力バッファ１０４にセットするとともに、ディスク
装置３に対して次のデータを送ってもよいこと知らせる
。

【００３２】図５は、上記実施例で扱うデータのレコー
ドフォーマットの例を示す。この図５の例は、１レコー
ドを３５バイト構成とし、この３５バイト内を項目１（
４バイト）、項目２（１２バイト）、項目３（６バイト
）、項目４（１３バイト）の４つに分け、それぞれの項
目毎に固有のデータを格納するようになっている。

【００３３】図６は、図５のレコード中から項目１と項
目３を取り出すプロジェクション（射影）処理を行った
後のレコードを示す。この図６から明らかなように、プ
ロジェクション（射影）処理とは、複数の項目からなる
レコード中から必要な項目のみを取り出す処理である。 この例では、図５のレコードから項目１と項目３のみを
取り出し、レコード長３５バイトのレコードが１０バイ
トのレコードに圧縮されたことを示している。

【００３４】前記図４の実施例は、この図６に示したプ
ロジェクション（射影）処理を実行するものである。す
なわち、ディスク装置３からディスクインターフェース
９を介して図５に示すようなバイト構成になるレコード
が１バイトまたは所定の服すバイト単位で転送されてく
ると、当該データはまず入力バッファ１０４にセットさ
れる。

【００３５】判別手段１０２は、記憶手段１０１から与
えられる項目選択情報に基づいて、入力バッファ１０４
にセットされているデータが指定の項目に該当するバイ
ト位置のデータであるか否かを判定し、指定の項目のバ
イト位置のデータである場合には、当該データを出力バ
ッファ１０５に転送してセットする。出力バッファ１０
５は、このセットされたデータをデータ転送装置１１、
ＤＭＡ装置５を介して主記憶装置６へ転送する。

【００３６】上記処理を入力バッファ１０４に送られて
くるレコードの全バイトに対して実行する。そして、レ
コード長３５ビットのレコードの全バイトについて前記
処理が終了した段階で、図６に示す項目１と項目３のみ
が主記憶装置６へ転送されるものである。

【００３７】図７に、前記項目１と項目３のプロジェク
ション（射影）処理を行うために、図４中の記憶手段１
０１に格納される項目選択情報を示す。この項目選択情
報は、１ビット構成の３５個のデータ部と、この３５個
のデータ部をレコード長３５バイトのレコードの各バイ
トに１対１に対応してアドレッシングするためのアドレ
ス部とからなる。

【００３８】１ビット構成の３５個のデータ部は、“１
”または“０”のいずれかに設定されるもので、当該ア
ドレス位置のバイトがプロジェクション（射影）処理に
よって抽出すべき項目のバイト位置に相当するものであ
る時“１”、そうでない時“０”に設定される。図示例
の場合は、項目１と項目３をプロジェクション（射影）
処理するものであるから、この項目１と項目３に対応す
る位置のデータ部のみが“１”に設定され、それ以外の
データ部は“０”に設定されている。

【００３９】なお、アドレス部は、レコード長保持レジ
スタレジスタ１１１から簡単に設定できるようにすると
ともに、アドレスの３５バイトカウントアップ時の初期
化を容易にするため、２の補数を用いてアドレス付けさ
れている。

【００４０】すなわち、処理対象とするレコードのレコ
ード長をｎバイトとし、このｎバイト中の第ｉバイト目
（ｉ＝１，２，３，…，ｎ）が必要なデータであるもの
とすると、［（ｎ−ｉ＋１）の２の補数］に対応するア
ドレス位置のデータ部を“１”に設定する。

【００４１】例えば、前記レコード長ｎ＝３５バイト（
３５は２進数表示で“００００　００００　００１０　
００１１”）のレコード中から、４バイトからなる項目
１を取り出そうとする場合、項目１に対応する第１バイ
トから第４バイトまでの４つのバイトが必要なデータで
ある。したがって、ｉ＝１〜４となるから、これらの値
を前記式に当てはめると、［（３５）の２の補数］〜［
（３２）の２の補数］に対応するアドレス位置のデータ
部を“１”に設定すればよい。

【００４２】具体的に計算すると、（３５）＝“０００
０　００００　００１０　００１１”である。この値の
１と０を反転した後、１を足せば、２の補数表示となる
。したがって、［（３５）の２の補数］＝“１１１１　
１１１１　１１０１　１１０１”となる。同様に、［（
３２）の２の補数］＝“１１１１　１１１１　１１１０
　００００”となる。この結果、 アドレス“１１１１　１１１１　１１０１　１１０１”
アドレス“１１１１　１１１１　１１０１　１１１０”
アドレス“１１１１　１１１１　１１０１　１１１１”
アドレス“１１１１　１１１１　１１１０　００００”
に対応するデータ部が“１”となる。図７を見れば、こ
れら４つのアドレス位置に対応するデータ部が“１”に
設定されていることが分かる。

【００４３】レコード長保持レジスタ１１１には、予め
、先頭アドレスを与えるレコード長ｎ＝３５の２の補数
に相当するアドレスデータ“１１１１　１１１１　１１
０１　１１０１”をチャネルプロセッサ４６によりセッ
トしておく。そして、レコードの先頭で、このレジスタ
１１１の先頭アドレスデータをアドレスカウンタ１０３
にロードするようにする。このためには、アドレスカウ
ンタ１０３へのロード条件を、レコード長保持レジスタ
１１１にチャネルプロセッサから新たなデータが書き込
まれた時、または、アドレスカウンタ１０３自身が図７
の先頭アドレスからレコード長に相当する３５バイトを
カウントし、キャリーオーバーを出力した時とすればよ
い。

【００４４】図８は、前記図４中の入力バッファ１０４
と出力バッファ１０５の具体的な回路例を示すものであ
る。図において、１０４１，１０４２は４ビットのＤ−
ＦＦ（Ｄタイプ・フリップフロップ）、１０４３はアン
ドゲートである。これら各素子１０４１〜１０４３によ
り入力バッファ１０４が構成されている。なお、９１〜
９８　は、ディスクインターフェース９のデータバスの
第１ビット〜第８ビットである。１０５１〜１０５４は
４ビットのＤ−ＦＦ、１０５５，１０５６はアンドゲー
トであり、これら各素子により出力バッファ１０５が構
成されている。

【００４５】ＣＬＫはデータ転送制御装置１が動作する
ための基本同期クロック、ＳＥＮは入力バッファ１０４
に保持されているデータを出力バッファ１０５にセット
してよいことを示す判別手段１０２からのセットイネー
ブル信号、ＨＳＬは出力バッファ１０５をハイレベル側
にセットすべきタイミングを与えるハイセットタイミン
グ信号、ＬＳＬは出力バッファ１０５をローレベル側に
セットすべきタイミングを与えるローセットタイミング
信号である。

【００４６】図９は、前記図４中の記憶手段１０１、判
別手段１０２、アドレスカウンタ１０３およびレコード
長保持レジスタ１１１の具体的な回路例を示すものであ
る。図において、１０３１〜１０３４は４ビットカウン
タであり、カウンタ１０３１が下位側、カウンタ１０３
４が上位側となるようにカスケード接続され、全体とし
て１６ビットカウンタとして動作するように構成されて
いる。このカウンタ１０３１〜１０３４は、各カウンタ
内のＥＮ入力が“１”で、かつＣＵ入力が“１”の時、
クロックＣＬＫに同期してカウントアップする。１０３
５はアンドゲート、１０３６はオアゲートであり、これ
ら各素子１０３１〜１０３６によりアドレスカウンタ１
０３が構成されている。

【００４７】１０１１は６４Ｋ×１ビット構成のスタテ
ィックＲＡＭ、１０１２は１ビットのＤ−ＦＦ、１０１
３はアンドゲート、１０１４はオアゲートであり、これ
ら素子１０１１〜１０１４により記憶手段１０１が構成
されている。また、１０２１，１０２２は１ビットのＤ
−ＦＦ、１０２３はアンドゲートであり、これら各回路
素子１０２１〜１０２３により判別手段１０２が構成さ
れている。

【００４８】アドレスカウンタ１０３の各カウンタ１０
３１〜１０３４の出力Ｑ０〜Ｑ３は、それぞれ前記記憶
手段１０１のＲＡＭ１０１１のアドレス入力Ａ０〜ＡＦ
に入力されている。このＲＡＭ１０１１は、チップセレ
クトＣＳ＝“１”で、かつライトイネーブルＷＥ＝“０
”の時に、アドレス入力に対応したビットが出力ＤＯか
ら読み出され、ＣＳ＝“１”でＷＥ＝“１”の時にアド
レス入力に対応したビットに、入力ＤＩに入力されてい
るデータが書き込まれる。

【００４９】１１１１〜１１１４は４ビットのＤ−ＦＦ
、１１１５，１１１６はアンドゲートであり、これら各
素子１１１１〜１１１６によりレコード長保持レジスタ
１１１が構成されている。５５１　〜５５８　はチャネ
ルプロセッサバス５５の第１ビット〜第８ビットである
。

【００５０】なお、ＤＲＥＳＰ２は、データ転送要求信
号ＤＲＥＳＰを１ビットのＤ−ＦＦ１０１２で受けた出
力である。ＤＲＥＳＰ３は、ＤＲＥＳＰ２信号を１ビッ
トのＤ−ＦＦ１０２２で受けた出力である。ＭＷＲＴは
、ＤＭＡ装置５内のチャネルプロセッサ５３がＲＡＭ１
０１１にデータを書き込むタイミングであることを示す
信号である。ＲＷＲＴＨは、チャネルプロセッサ５３が
レジスタ１１１１，１１１２にデータを書き込むタイミ
ングであることを示す信号である。ＲＷＲＴＬは、チャ
ンネルプロセッサ５３がレジスタ１１１３，１１１４に
データを書き込むタイミングであることを示す信号であ
る。

【００５１】図１０に、図９中のレコード長保持レジス
タ１１１からアドレスカウンタ１０３への初期値ロード
のタイミングチャートを示す。１６ビットのアドレスカ
ウンタ１０３のアドレス更新が進み、アドレス出力が処
理対象とするレコードの３５バイト目を示す“１１１１
　１１１１　１１１１　１１１１”（１６進数でＦＦＦ
Ｆ）になると、アドレスカウンタ１０３内の４　ビット
カウンタ１０３４のキャリー出力ＣＲＹが“１”となる
。

【００５２】このＣＲＹ＝“１”は、アンドゲート１０
３５、オアゲート１０３６を通じて各カウンタ１０３１
〜１０３４に送られ、各カウンタのＬＤ入力を“１”と
する。これにより、レコード長保持レジスタ１１１に予
め設定されていた先頭アドレスデータ“１１１１　１１
１１　１１０１　１１０１”（１６進数でＦＦＤＤ）が
、各カウンタ１０３１〜１０３４のデータ入力Ｄ０〜Ｄ
４から読み込まれてセットされる。この結果、アドレス
カウンタ１０３は、レコードの先頭位置で必ず先頭アド
レスに初期化される。

【００５３】図１１に、請求項２記載のデータ転送制御
装置の１実施例を示す。図において、５４は、データ転
送制御装置１から送られてくる転送データをバッファリ
ングし、主記憶装置６へ転送するためのデータバッファ
である。なお、図１、図３および図４に示したものと同
一のものには同一の符号を付してその説明を省略する。

【００５４】図１２に、前記図１１中のレジスタ１０７
の具体的な回路例を示す。この例では、レジスタ１０７
は、選択項目の先頭バイトを示すバイト変位値を設定す
る変位情報レジスタ１０７１、該選択項目のバイト長を
設定するバイト情報レジスタ１０７２、バイトカウンタ
１０７３、ＪＫ−ＦＦ（ＪＫタイプ・フリップフロップ
）１０７４、アンドゲート１０７５〜１０７７から構成
されている。

【００５５】変位情報レジスタ１０７１は例えば４ビッ
トＤ−ＦＦを４個並列に並べた１６ビット構成のレジス
タとして、また、バイト情報レジスタ１０７２は例えば
４ビットＤ−ＦＦを２個並列に並べた８ビット構成のレ
ジスタとしてそれぞれ構成されており、チャネルプロセ
ッサバス５５を通じてチャネルプロセッサ５３からその
初期値を自由に設定できるようになっている。また、バ
イトカウンタ１０７３は、例えば４ビットカウンタを２
個直列に接続した８ビット構成のカウンタとして構成さ
れている。

【００５６】なお、図１２中、ＤＸは入力端子、ＱＸは
出力端子、ＥＮＸはイネーブル端子、ＬＤＸは初期値ロ
ード端子、ＣＲＹＸはキャリー出力端子を示す。

【００５７】図１１中のアドレス比較手段１０９は、１
６ビットの比較器であり、例えば４ビットのコンパレー
タを４個組み合わせて構成されている。このアドレス比
較手段１０９は、アドレスカウンタ１０３の出力とレジ
スタ１０７の出力とが等しい時に出力“１”となり、レ
ジスタ１０７のアンドゲート１０７７（図１２参照）に
入力される。

【００５８】図１１中のアンドゲート１０７７は、バイ
トカウンタ１０７３のＣＲＹＸ端子が“０”の時に出力
“１”となり、ＪＫ−ＦＦ１０７４のＪ端子に入力され
る。これによりＪＫ−ＦＦ１０７４は出力Ｑ＝“１”と
なり、これが比較器１１０へ送られるとともに、バイト
カウンタ１０７３のＥＮＸ端子に入力され、バイトカウ
ンタ１０７３は動作可能状態となる。

【００５９】図１１中のレジスタ１０８は、アドレス可
能なレジスタであり、例えば１Ｋ×４ビット構成のメモ
リ２個で構成される。図１２中のバイトカウンタ１０７
３のＱＸ出力は、このレジスタ１０８のアドレス入力端
子に入力されている。レジスタ１０８には、予め、入力
バッファ１０４のデータと比較すべき比較値と、比較の
種類を示す情報をセットしておく。

【００６０】図１１中のデータ比較手段１１０は、８ビ
ットの比較器であり、一方の比較端子には入力バッファ
１０４から比較すべき１バイト（８ビット）分のデータ
が入力され、他方の比較端子にはレジスタ１０８から１
バイト（８ビット）分の比較値とその比較の種類を表す
比較情報が入力される。

【００６１】前記比較の種類を表す情報としては、例え
ば ■　　情報データ“１００”の場合、（入力バッファ１
０４のデータ）＞（レジスタ１０８の比較値）の時に、
データ比較手段１１０の出力を“０”、それ以外は出力
“１” ■　　情報データ“０１０”の場合、（入力バッファ１
０４のデータ）＝（レジスタ１０８の比較値）の時に、
データ比較手段１１０の出力を“０”、それ以外は出力
“１” ■　　情報データ“００１”の場合、（入力バッファ１
０４のデータ）＜（レジスタ１０８の比較値）の時に、
データ比較手段１１０の出力を“０”、それ以外は出力
“１” とする。　　但し、レジスタ１０７からのＣＭＰ信号（
図１２中のＪＫ−ＦＦ１０７４のＱ出力）が“０”の時
は、データ比較手段１１０の出力は常に“０”に固定す
る。

【００６２】前記図１１の実施例の具体的な処理例とし
て、図５のレコードの項目３（６バイト）中のデータが
、１６進数表示で（０８　　０１　　００　　０５　　
０６　　０３）であるレコードのみを選択して主記憶装
置６へ転送するセレクション（選択）処理を行う場合に
ついて、以下に説明する。

【００６３】この場合、レジスタ１０７を構成する変位
情報レジスタ１０７１とバイト情報レジスタ１０７２に
セットすべきデータは、次のようにして決定する。すな
わち、レコードの先頭から第ｊ番目のバイトからｋバイ
トのデータを比較する場合、当該レコードのレコード長
をｎバイトとすると、 ■　　変位情報レジスタ１０７１のアドレス設定値は、
［（ｎ−ｊ＋１）の２の補数］ ■　　バイト情報レジスタ１０７２の設定値は、［ｋの
２の補数］ とする。

【００６４】前記の場合、レコード長ｎ＝３５、項目３
の先頭バイトｊ＝１７、また項目３の構成バイト数ｋ＝
６であるから、これらの値を当てはめると、■は［（１
９）の２の補数］、■は［（６）の２の補数］となる。

【００６５】具体的に計算すると、（１９）＝“０００
０　００００　０００１　００１１”、（６）＝“００
００　０１１０”である。これらの値の１と０を反転し
た後、１を足せば、２の補数表示となる。したがって、
［（１９）の２の補数］＝“１１１１　１１１１　１１
０１　１１０１”、［（６）の２の補数］＝“１１１１
　１０１０”となる。この結果、変位情報レジスタ１０
７１のアドレス設定値は“１１１１　１１１１　１１１
０　１１０１”、バイト情報レジスタ１０７２の設定値
は“１１１１　１０１０”となる。

【００６６】また、レジスタ１０８に設定されるデータ
選択のための比較値は、 アドレス“１１１１　１０１０”に、１６進数表示で（
０８）アドレス“１１１１　１０１１”に、１６進数表
示で（０１）アドレス“１１１１　１１００”に、１６
進数表示で（００）アドレス“１１１１　１１０１”に
、１６進数表示で（０５）アドレス“１１１１　１１１
０”に、１６進数表示で（０６）アドレス“１１１１　
１１１１”に、１６進数表示で（０３）となる。

【００６７】このような設定により、ディスク装置３か
ら転送されてくる各レコードに対して、常にレコードの
先頭から１７バイト目からデータの比較を開始し、連続
する６バイトのデータが予め設定した比較値（０８　　
０１　　００　　０５　　０６　　０３）と等しいか否
かを比較する。そして、等しかった場合にのみ、そのレ
コードを選択する。

【００６８】一方、比較値（０８　　０１　　００　　
０５　　０６　　０３）と等しくないレコードが現れた
場合、データ比較手段１１０の出力が“１”になり、割
り込み信号１２を通じてＤＭＡ装置５のチャネルプロセ
ッサ５３へ選択すべきレコードでないことが通知される
。

【００６９】チャネルプロセッサ５３は、この通知の確
認後、ＤＭＡアドレスレジスタ５１およびＤＭＡバイト
カウンタ５２の設定値を１レコード分戻す処理を実行す
る。すなわち、前記レコード長３５バイトのレコードの
場合、ＤＭＡアドレスレジスタ５１から３５を差し引き
、またＤＭＡバイトカウンタ５２に３５を加える。

【００７０】そして、不一致が発生したレコードの次の
レコードの最初のバイトが入力バッファ１０４にセット
されるまで、データ転送装置１からＤＭＡ装置５へのデ
ータ転送を禁止する。これにより、選択条件を満たした
レコードのみを主記憶装置６へ転送することが可能とな
り、セレクション（選択）処理を実現することができる
。

【００７１】図１３に、図１および図２中のモード切換
手段１０６の具体的な回路例を示す。１０６１はＤ−Ｆ
Ｆであり、モードレジスタを構成している。１０６２は
アンドゲート、１０６３はオアゲートである。ＭＤＷＲ
Ｔはモードレジスタ１０６１へのチャネルプロセッサ５
３からの書き込みタイミングを示す信号である。

【００７２】ＳＥＮは、出力バッファ１０５へのセット
イネーブル信号である。この例の場合、このＳＥＮ信号
は、オアゲート１０６３において、モードレジスタ１０
６１の出力と、図９中の判別手段１０２のＤ−ＦＦ１０
２１の出力するＳＥＮ信号との論理和をとることにより
、最終的なＳＥＮ信号としている。したがって、モード
レジスタ１０６１の出力Ｑが“１”であれば、このＳＥ
Ｎ信号は常に“１”となるため、プロジェクション（射
影）処理を行わない場合には、チャネルプロセッサ５３
によりこのモードレジスタ１０６１を“１”をセットし
ておくだけでよく、記憶手段１０１の情報を設定し直す
必要がなくなる。

【００７３】なお、以上述べた実施例は、説明を簡単と
するため、１バイト単位でデータ転送制御装置へデータ
を入出力する場合を例に採ったが、ディスクインターフ
ェース９のバス幅が複数バイト（例えば２バイト）であ
り、入力バッファ１０４および出力バッファ１０５のデ
ータ幅も同じバイト数である場合、入力された複数バイ
トデータをそのまま出力バッファ１０５にセットするか
否かを判定する情報を記憶手段１０１内に保持しておく
。

【００７４】すなわち、記憶手段１０１は、入力される
複数バイトデータ（例えば各２バイトデータ）に対して
出力バッファ１０５にセットすべき否かを示す情報を保
持し、アドレスカウンタ１０３もその複数バイトが入力
バッファ１０４にセットされる度にそのアドレスを更新
するようにすればよい。

【００７５】

【発明の効果】以上述べたところから明らかなように、
請求項１記載の発明によるときは、プロジェクション（
射影）処理をデータ転送制御装置内で実行することがで
きる。したがっって、第２の記憶装置には絞り込まれた
データのみが転送されるため、ホスト側のＣＰＵでプロ
ジェクション（射影）処理を行う必要がなくなり、ホス
ト側の負荷を軽減し、システム全体の性能を向上するこ
とができる。

【００７６】また、第２の記憶装置へのデータ転送量が
少なくなるため、ＣＰＵやシステムバスなどの使用率が
小さくなり、ＣＰＵが他の処理を行うに際して待たされ
る確率が小さくなり、処理速度を向上することができる
。

【００７７】請求項２記載の発明によるときは、セレク
ション（選択）処理をデータ転送制御装置内で実行する
ことができる。したがって、第２の記憶装置には必要な
データのみが転送されるため、ホスト側のＣＰＵでセレ
クション（選択）処理を行う必要がなくなり、ホスト側
の負荷を軽減し、システム全体の性能を向上することが
できる。

【００７８】また、第２の記憶装置へのデータ転送量が
少なくなるため、ＣＰＵやシステムバスなどの使用率が
小さくなり、ＣＰＵが他の処理を行うに際して待たされ
る確率が小さくなり、処理速度を向上することができる
。

【００７９】請求項３記載の発明によるときは、記憶手
段の内容を設定し直す必要なしに、第１の記憶装置から
送られてくるレコードをそのまま第２の記憶装置へ転送
するように設定することができ、システムの操作性をよ
り向上することができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の原理図である。

【図２】請求項２記載の発明の原理図である。

【図３】本発明のシステム全体の構成図である。

【図４】請求項１記載の発明の１実施例を示す図である
。

【図５】レコードフォーマットの例を示す図である。

【図６】プロジェクション（射影）処理後のレコードの
例を示す図である。

【図７】記憶手段１０１に格納されるデータの例を示す
図である。

【図８】入力バッファ１０４と出力バッファ１０５の具
体的な回路例を示す図である。

【図９】記憶手段１０１、判別手段１０２、アドレスカ
ウンタ１０３およびレコード長保持レジスタ１１１の具
体的な回路例を示す図である。

【図１０】レコード長保持レジスタ１１１からアドレス
カウンタ１０３への初期値ロードのタイミングチャート
である。

【図１１】請求項２記載の本発明の１実施例を示す図で
ある。

【図１２】レジスタ１０７の具体的な回路例を示す図で
ある。

【図１３】モード切換手段１０６の具体的な回路例を示
す図である。

【図１４】従来のデータ転送制御装置の第１の例を示す
図である。

【図１５】従来のデータ転送制御装置の第２の例を示す
図である。

【符号の説明】

１，２　　　　データ転送制御装置 ３，４　　　　ディスク装置（第１の記憶装置）５　　
　　　　　　ＤＭＡ（ダイレクトメモリアクセス）装置
６　　　　　　　　主記憶装置（第２の記憶装置）９，
１０　　ディスクインターフェース１１　　　　　　転
送バス １０１　　　　記憶手段 １０２　　　　判別手段 １０３　　　　アドレスカウンタ １０４　　　　入力バッファ １０５　　　　出力バッファ １０６　　　　モード切換手段 １０７　　　　レジスタ（変位値・バイト長用）１０８
　　　　レジスタ（比較値・比較情報用）１０９　　　
　アドレス比較手段 １１０　　　　データ比較手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　１または複数のバイトからなる項目を
   持つレコードを第１の記憶装置から第２の記憶装置へ転
   送する装置において、所定のバイト転送毎に当該転送バ
   イトのデータをそのまま第２の記憶装置に転送するか否
   かを判別する情報を保持する記憶手段と、該記憶手段か
   ら読み出された判別情報に従って転送すべきデータか否
   かを判定する判別手段と、レコードの先頭で初期化され
   、かつ前記所定のバイト転送毎にそのアドレス出力を更
   新されるアドレスカウンタとを設け、該アドレスカウン
   タのアドレス出力で前記記憶手段をアドレッシングする
   ことを特徴とするデータ転送制御装置。
2. 【請求項２】　　請求項１記載のデータ転送制御装置に
   おいて、予め定めた項目のレコード先頭からのバイト変
   位値とその項目のバイト長を表す情報およびその項目に
   対する比較値と比較の種類を表す比較情報を保持する手
   段と、アドレスカウンタのアドレス出力が該保持手段の
   バイト変位値と一致したか否かを比較するアドレス比較
   手段と、アドレスカウンタのアドレス出力とバイト変位
   値が一致した位置から前記保持手段に保持されている比
   較値とレコードの対応するデータとを比較するデータ比
   較手段とを設け、該データ比較手段の比較結果が「偽」
   であった場合に当該レコードのデータをすべて廃棄する
   ことを特徴とするデータ転送制御装置。
3. 【請求項３】　　請求項１または２記載のデータ転送制
   御装置において、記憶手段の設定情報の内容に拘らず第
   １の記憶装置から送られてくるすべてのデータをそのま
   ま第２の記憶装置に転送するようにモードを切り換える
   モード切換手段を設けたことを特徴とするデータ転送制
   御装置。