JPH04309117A - データ転送制御装置 - Google Patents

データ転送制御装置

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JPH04309117A
JPH04309117A JP7494991A JP7494991A JPH04309117A JP H04309117 A JPH04309117 A JP H04309117A JP 7494991 A JP7494991 A JP 7494991A JP 7494991 A JP7494991 A JP 7494991A JP H04309117 A JPH04309117 A JP H04309117A
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JP
Japan
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Withdrawn
Application number
JP7494991A
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English (en)
Inventor
Kiyoshi Sudo
清 須藤
Yasutomo Sakurai
康智 桜井
Koichi Odawara
小田原 孝一
Kenji Hoshi
星 健二
Eiji Kanetani
英治 金谷
Kiminari Ogura
仁成 小椋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ディスク装置などの第
1の記憶装置から主記憶装置などの第2の記憶装置へデ
ータを転送する装置において、データの転送を行うか否
かを判定することにより必要なデータのみを転送するよ
うにしたデータ転送制御装置に関する。
【0002】近年、情報処理装置において、大量のRD
B(リレーショナル・データ・ベース)レコードの検索
が頻繁に行われるようになってきた。例えば、RDBレ
コード中の所望の項目のみを取り出すプロジェクション
(射影)処理、RDB中から特定の条件を満たすRDB
レコードを取り出すセレクション(選択)処理、または
これらプロジェクション(射影)処理とセレクション(
選択)処理の組合せ処理をRDBの全レコードに対して
行うような場合、検索するレコード件数が数十万件にも
及ぶことがあり、情報処理装置にとっては相当な負荷と
なる。そこで、RDBレコードを高速かつ効率よく検索
することが要望されている。
【0003】
【従来の技術】図14に従来のデータ転送制御装置の第
1の例を示す。図において、1,2はデータ転送制御装
置、3,4は第1の記憶装置たるディスク装置、5はダ
イレクト・メモリ・アクセス装置(以下「DMA装置」
と略称)、6は第2の記憶装置たる主記憶装置、7はプ
ロセッサ(CPU)、8はシステムバス、9,10はデ
ィスクインターフェースバス、11は転送バスである。
【0004】この図14の例の場合、点線でデータの流
れを示すように、例えば、ディスク装置3から目的とす
るRDBレコードを読み出し、この読み出したRDBレ
コードをデータ転送装置1、DMA装置5、システムバ
ス8を介して主記憶装置6に転送格納した後、CPU7
で主記憶装置6からRDBレコードを読み出して必要な
処理を行った後、主記憶装置6に書き戻すようにしてい
る。
【0005】図15に従来のデータ転送制御装置の第2
の例を示す。なお、図14と同一のものには同一の符号
を付して示した。この図15は、図14におけるディス
ク装置3の代わりにディスクサブシステム3′を用いた
ものである。ディスクサブシステムとは、ディスク装置
と同じホストインターフェースを持ち、ホストコンピュ
ータからはディスク装置と同一に見えるシステムである
【0006】この例の場合、ディスクサブシステム3′
は、ディスク装置31、ローカルメモリ32、専用プロ
セッサ33、ホストインターフェース34から構成され
ており、ディスク装置31から読み出したデータを一旦
ローカルメモリ32に格納した後、そのデータを専用プ
ロセッサ33で読み出して処理を行い、その結果をホス
トインターフェースアダプタ34にセットし、主記憶装
置6へ転送している。
【0007】
【発明が解決しようとする課題】図14の例の場合、デ
ィスク装置3(または4)から読み出した全レコードを
そのまま主記憶装置6に転送した後、ホスト側のCPU
で必要な処理を行っているので、ホスト側のCPU負荷
、チャネル負荷およびバス負荷が多大なものとなる。
【0008】また、図15の例の場合、ディスクサブシ
ステム3′内の専用プロセッサ33により処理を行った
後転送しているので、ホスト側のCPU負荷およびチャ
ネル負荷は減るが、ディスクサブシステム3′内に多量
のハードウェアが必要になり、システム全体のコストが
高くなる。
【0009】本発明は上記事情に基づきなされたもので
、その目的とするところは、データの転送に際して、デ
ータ転送装置内においてプロジェクション(射影)処理
やセレクション(選択)処理を行うことができ、ホスト
側の負荷を軽減してシステム全体の性能を向上すること
のできるデータ転送制御装置を提供することである。
【0010】
【課題を解決するための手段】図1に、本発明の請求項
1記載のデータ転送制御装置の原理を示す。図において
、101は所定のバイト転送毎に当該転送バイトのデー
タをそのまま第2の記憶装置たる主記憶装置6に転送す
るか否かを判別する情報を保持する記憶手段である。 102は該記憶手段101から読み出された判別情報に
従って転送すべきデータか否かを判別する判別手段であ
る。103はレコードの先頭で初期化され、かつ前記所
定のバイト転送毎にそのアドレス出力を更新されるアド
レスカウンタである。
【0011】104は第1の記憶装置たるディスク装置
3から送られてくるRDBレコードなどのデータを一時
保持しておくための入力バッファである。105は入力
バッファ104に保持されたレコードのデータ中から判
別手段103により指定されたデータのみを選択してD
MA装置5へ出力するための出力バッファである。10
6は前記記憶手段101の設定情報の内容に拘らず、第
1の記憶装置たるディスク装置3から送られてくるすべ
てのデータをそのまま第2の記憶装置たる主記憶装置6
へ転送するようにモードを切り換えるモード切換手段で
ある。
【0012】図2に、本発明の請求項2記載のデータ転
送制御装置の原理を示す。なお、図1と同一のものには
同一符号を付して示した。図において、107は予め定
めた1つまたは複数の項目のレコードの先頭からのバイ
ト変位値とその項目のバイト長を表す情報を保持するレ
ジスタである。108はその項目に対する比較値と比較
の種類を表す情報を保持するレジスタである。
【0013】109はアドレスカウンタ103のアドレ
ス出力がレジスタ107のバイト変位値と一致したか否
かを比較するアドレス比較手段である。110はアドレ
スカウンタ103のアドレス出力が前記レジスタ107
のバイト変位値と一致した時からその変位値に対応する
レジスタ109の比較値と入力バッファ104に保持さ
れている転送レコードの対応するデータの値とを比較す
るデータ比較手段である。
【0014】
【作  用】まず、前記した本発明のデータ転送制御装
置の作用を説明する前に、図3に本発明のデータ転送制
御装置のシステム全体の構成を示す。図中、1,2は本
発明のデータ転送制御装置、3,4は第1の記憶装置た
るディスク装置、5はDMA装置、6は第2の記憶装置
たる主記憶装置、7はCPU、8はシステムバス、9,
10はディスクインターフェース、11は転送バスであ
る。この図3のシステム構成は基本的には図14の従来
例のものと同一である。
【0015】なお、DMA装置5中、51は主記憶装置
6に対するアクセスのためのアドレスを保持するDMA
アドレスレジスタ、52は主記憶装置6に対する転送デ
ータの転送バイト数をカウントするためのDMAバイト
カウンタ、53はDMAアドレスレジスタ51,DMA
バイトカウンタ52などの制御を行うチャネルプロセッ
サである。
【0016】前記図3を参照しながら、図1のデータ転
送制御装置の作用を説明する。この図1のデータ転送制
御装置は、前述したレコード中の所望の項目のみを抽出
するプロジェクション(射影)処理を実行し、抽出した
項目のみを主記憶装置6へ転送するものである。
【0017】記憶手段101には、入力バッファ104
に保持されたレコードのどの項目を出力バッファ105
に転送してセットすべきかを指定する判別情報が予め設
定保持されている。
【0018】ディスク装置3から入力バッファ104に
レコードが送られてくると、アドレスカウンタ103が
初期化され、アドレスカウンタ103のアドレス出力が
所定のバイト単位で更新される。記憶手段101はアド
レスカウンタ103のアドレス出力によってアドレッシ
ングされ、この更新されるアドレスに同期して記憶手段
101内に格納されている対応するアドレス位置の判別
情報を判別手段102へ送る。
【0019】判別手段102は、この記憶手段102か
ら送られてくる判別情報に従って、対応するアドレス位
置のデータが転送すべき項目に対応するデータであるか
否かを判定し、必要な項目に対応するデータであるとき
にのみ出力バッファ105にセットし、DMA装置5を
介して主記憶装置6へ転送する。
【0020】以上の処理を各レコードの項目毎に繰り返
すことにより、レコード中の予め定めた必要な項目のみ
を抽出し、第2の記憶装置たる主記憶装置6へ転送する
ことができる。
【0021】次に、図2のデータ転送制御装置の作用を
説明する。なお、この図2のデータ転送制御装置は、特
定の条件を満たすレコードを取り出すセレクション(選
択)処理、またはこのセレクション(選択)処理と前述
したプロジェクション(射影)処理の組み合わせ処理を
行うことができるようにしたものである。
【0022】プロジェクション(射影)処理は、前記し
た図1の場合と全く同様にして実現される。一方、特定
の条件を満たすレコードを取り出して主記憶装置6へ転
送するセレクション(選択)処理は次のようにして実現
される。
【0023】すなわち、アドレス比較手段109におい
て、アドレスカウンタ103の出力とレジスタ107に
保持されているレコードの先頭からのバイト変位値とが
一致した時、データ比較手段110において、レジスタ
108に保持されている比較値と、入力バッファ104
に保持されている対応するバイト位置のデータとを比較
する。
【0024】そして、データ比較器110の比較結果が
「偽」であった場合、当該レコードはセレクション(選
択)すべきレコードでないと判定し、当該レコードにつ
いてのそれ以降のデータを出力バッファ105にセット
することを中止する。そして、次のレコードの先頭でア
ドレスカウンタ103を初期化してレコードの先頭位置
に戻す。
【0025】さらに、前記判定結果を割り込み信号12
を通じてDMA装置5内のチャネルプロセッサ53へ通
知し、DMA装置5内のDMAアドレスレジスタ51に
セットされている主記憶装置6へのアクセスアドレスを
前記「偽」と判定されたレコードの先頭アドレス位置ま
で戻す。
【0026】また、DMA装置5内のDMAバイトカウ
ンタ52のカウント値についても、前記「偽」と判定さ
れたレコードのそれまで実際に転送されたバイト数分だ
け戻す。
【0027】以上の処理をレコード毎に繰り返すことに
より、特定の条件を満たすレコードのみを抽出し、第2
の記憶装置たる主記憶装置6へ転送することができる。
【0028】なお、DMA装置5内のDMAバイトカウ
ンタ52には、予め、ディスク装置3から転送データの
バイト数から本発明によるデータ転送制御装置1によっ
て捨て去られるデータのバイト数を差し引いた残りのバ
イト数をセットしておく。
【0029】モード切換手段106は、記憶手段101
の内容にかかわらず、入力バッファ104のデータを常
に出力バッファ105へ転送するモードにセットする。 また、前述した記憶手段101は、その内容をディスク
装置3のレコードに対するジョブの内容に合わせてプロ
グラムにより設定することにより、各ジョブ毎に異なっ
た処理を行わせることができる。
【0030】
【実施例】図4に、請求項1記載のデータ転送制御装置
の1実施例を示す。図において、111は処理対象レコ
ードのレコード長のバイト数を保持しておくためのレコ
ード長保持レジスタである。また、55は図3中のチャ
ネルプロセッサ53からのデータを転送するためのチャ
ネルプロセッサバスである。なお、図1および図3で示
したものと同一のものには同一符号を付してその説明を
省略する。
【0031】DREQはディスク装置3からのデータ転
送要求信号であり、ハイレベル(“1”)のとき転送デ
ータをディスクインターフェース9のデータバス上に乗
せたことを示す。また、DRESPはデータ転送要求応
答信号であり、ハイレベル(“1”)パルスの後縁(立
下がりエッジ)でディスクインターフェース9のデータ
を入力バッファ104にセットするとともに、ディスク
装置3に対して次のデータを送ってもよいこと知らせる
【0032】図5は、上記実施例で扱うデータのレコー
ドフォーマットの例を示す。この図5の例は、1レコー
ドを35バイト構成とし、この35バイト内を項目1(
4バイト)、項目2(12バイト)、項目3(6バイト
)、項目4(13バイト)の4つに分け、それぞれの項
目毎に固有のデータを格納するようになっている。
【0033】図6は、図5のレコード中から項目1と項
目3を取り出すプロジェクション(射影)処理を行った
後のレコードを示す。この図6から明らかなように、プ
ロジェクション(射影)処理とは、複数の項目からなる
レコード中から必要な項目のみを取り出す処理である。 この例では、図5のレコードから項目1と項目3のみを
取り出し、レコード長35バイトのレコードが10バイ
トのレコードに圧縮されたことを示している。
【0034】前記図4の実施例は、この図6に示したプ
ロジェクション(射影)処理を実行するものである。す
なわち、ディスク装置3からディスクインターフェース
9を介して図5に示すようなバイト構成になるレコード
が1バイトまたは所定の服すバイト単位で転送されてく
ると、当該データはまず入力バッファ104にセットさ
れる。
【0035】判別手段102は、記憶手段101から与
えられる項目選択情報に基づいて、入力バッファ104
にセットされているデータが指定の項目に該当するバイ
ト位置のデータであるか否かを判定し、指定の項目のバ
イト位置のデータである場合には、当該データを出力バ
ッファ105に転送してセットする。出力バッファ10
5は、このセットされたデータをデータ転送装置11、
DMA装置5を介して主記憶装置6へ転送する。
【0036】上記処理を入力バッファ104に送られて
くるレコードの全バイトに対して実行する。そして、レ
コード長35ビットのレコードの全バイトについて前記
処理が終了した段階で、図6に示す項目1と項目3のみ
が主記憶装置6へ転送されるものである。
【0037】図7に、前記項目1と項目3のプロジェク
ション(射影)処理を行うために、図4中の記憶手段1
01に格納される項目選択情報を示す。この項目選択情
報は、1ビット構成の35個のデータ部と、この35個
のデータ部をレコード長35バイトのレコードの各バイ
トに1対1に対応してアドレッシングするためのアドレ
ス部とからなる。
【0038】1ビット構成の35個のデータ部は、“1
”または“0”のいずれかに設定されるもので、当該ア
ドレス位置のバイトがプロジェクション(射影)処理に
よって抽出すべき項目のバイト位置に相当するものであ
る時“1”、そうでない時“0”に設定される。図示例
の場合は、項目1と項目3をプロジェクション(射影)
処理するものであるから、この項目1と項目3に対応す
る位置のデータ部のみが“1”に設定され、それ以外の
データ部は“0”に設定されている。
【0039】なお、アドレス部は、レコード長保持レジ
スタレジスタ111から簡単に設定できるようにすると
ともに、アドレスの35バイトカウントアップ時の初期
化を容易にするため、2の補数を用いてアドレス付けさ
れている。
【0040】すなわち、処理対象とするレコードのレコ
ード長をnバイトとし、このnバイト中の第iバイト目
(i=1,2,3,…,n)が必要なデータであるもの
とすると、[(n−i+1)の2の補数]に対応するア
ドレス位置のデータ部を“1”に設定する。
【0041】例えば、前記レコード長n=35バイト(
35は2進数表示で“0000 0000 0010 
0011”)のレコード中から、4バイトからなる項目
1を取り出そうとする場合、項目1に対応する第1バイ
トから第4バイトまでの4つのバイトが必要なデータで
ある。したがって、i=1〜4となるから、これらの値
を前記式に当てはめると、[(35)の2の補数]〜[
(32)の2の補数]に対応するアドレス位置のデータ
部を“1”に設定すればよい。
【0042】具体的に計算すると、(35)=“000
0 0000 0010 0011”である。この値の
1と0を反転した後、1を足せば、2の補数表示となる
。したがって、[(35)の2の補数]=“1111 
1111 1101 1101”となる。同様に、[(
32)の2の補数]=“1111 1111 1110
 0000”となる。この結果、 アドレス“1111 1111 1101 1101”
アドレス“1111 1111 1101 1110”
アドレス“1111 1111 1101 1111”
アドレス“1111 1111 1110 0000”
に対応するデータ部が“1”となる。図7を見れば、こ
れら4つのアドレス位置に対応するデータ部が“1”に
設定されていることが分かる。
【0043】レコード長保持レジスタ111には、予め
、先頭アドレスを与えるレコード長n=35の2の補数
に相当するアドレスデータ“1111 1111 11
01 1101”をチャネルプロセッサ46によりセッ
トしておく。そして、レコードの先頭で、このレジスタ
111の先頭アドレスデータをアドレスカウンタ103
にロードするようにする。このためには、アドレスカウ
ンタ103へのロード条件を、レコード長保持レジスタ
111にチャネルプロセッサから新たなデータが書き込
まれた時、または、アドレスカウンタ103自身が図7
の先頭アドレスからレコード長に相当する35バイトを
カウントし、キャリーオーバーを出力した時とすればよ
い。
【0044】図8は、前記図4中の入力バッファ104
と出力バッファ105の具体的な回路例を示すものであ
る。図において、1041,1042は4ビットのD−
FF(Dタイプ・フリップフロップ)、1043はアン
ドゲートである。これら各素子1041〜1043によ
り入力バッファ104が構成されている。なお、91〜
98 は、ディスクインターフェース9のデータバスの
第1ビット〜第8ビットである。1051〜1054は
4ビットのD−FF、1055,1056はアンドゲー
トであり、これら各素子により出力バッファ105が構
成されている。
【0045】CLKはデータ転送制御装置1が動作する
ための基本同期クロック、SENは入力バッファ104
に保持されているデータを出力バッファ105にセット
してよいことを示す判別手段102からのセットイネー
ブル信号、HSLは出力バッファ105をハイレベル側
にセットすべきタイミングを与えるハイセットタイミン
グ信号、LSLは出力バッファ105をローレベル側に
セットすべきタイミングを与えるローセットタイミング
信号である。
【0046】図9は、前記図4中の記憶手段101、判
別手段102、アドレスカウンタ103およびレコード
長保持レジスタ111の具体的な回路例を示すものであ
る。図において、1031〜1034は4ビットカウン
タであり、カウンタ1031が下位側、カウンタ103
4が上位側となるようにカスケード接続され、全体とし
て16ビットカウンタとして動作するように構成されて
いる。このカウンタ1031〜1034は、各カウンタ
内のEN入力が“1”で、かつCU入力が“1”の時、
クロックCLKに同期してカウントアップする。103
5はアンドゲート、1036はオアゲートであり、これ
ら各素子1031〜1036によりアドレスカウンタ1
03が構成されている。
【0047】1011は64K×1ビット構成のスタテ
ィックRAM、1012は1ビットのD−FF、101
3はアンドゲート、1014はオアゲートであり、これ
ら素子1011〜1014により記憶手段101が構成
されている。また、1021,1022は1ビットのD
−FF、1023はアンドゲートであり、これら各回路
素子1021〜1023により判別手段102が構成さ
れている。
【0048】アドレスカウンタ103の各カウンタ10
31〜1034の出力Q0〜Q3は、それぞれ前記記憶
手段101のRAM1011のアドレス入力A0〜AF
に入力されている。このRAM1011は、チップセレ
クトCS=“1”で、かつライトイネーブルWE=“0
”の時に、アドレス入力に対応したビットが出力DOか
ら読み出され、CS=“1”でWE=“1”の時にアド
レス入力に対応したビットに、入力DIに入力されてい
るデータが書き込まれる。
【0049】1111〜1114は4ビットのD−FF
、1115,1116はアンドゲートであり、これら各
素子1111〜1116によりレコード長保持レジスタ
111が構成されている。551 〜558 はチャネ
ルプロセッサバス55の第1ビット〜第8ビットである
【0050】なお、DRESP2は、データ転送要求信
号DRESPを1ビットのD−FF1012で受けた出
力である。DRESP3は、DRESP2信号を1ビッ
トのD−FF1022で受けた出力である。MWRTは
、DMA装置5内のチャネルプロセッサ53がRAM1
011にデータを書き込むタイミングであることを示す
信号である。RWRTHは、チャネルプロセッサ53が
レジスタ1111,1112にデータを書き込むタイミ
ングであることを示す信号である。RWRTLは、チャ
ンネルプロセッサ53がレジスタ1113,1114に
データを書き込むタイミングであることを示す信号であ
る。
【0051】図10に、図9中のレコード長保持レジス
タ111からアドレスカウンタ103への初期値ロード
のタイミングチャートを示す。16ビットのアドレスカ
ウンタ103のアドレス更新が進み、アドレス出力が処
理対象とするレコードの35バイト目を示す“1111
 1111 1111 1111”(16進数でFFF
F)になると、アドレスカウンタ103内の4 ビット
カウンタ1034のキャリー出力CRYが“1”となる
【0052】このCRY=“1”は、アンドゲート10
35、オアゲート1036を通じて各カウンタ1031
〜1034に送られ、各カウンタのLD入力を“1”と
する。これにより、レコード長保持レジスタ111に予
め設定されていた先頭アドレスデータ“1111 11
11 1101 1101”(16進数でFFDD)が
、各カウンタ1031〜1034のデータ入力D0〜D
4から読み込まれてセットされる。この結果、アドレス
カウンタ103は、レコードの先頭位置で必ず先頭アド
レスに初期化される。
【0053】図11に、請求項2記載のデータ転送制御
装置の1実施例を示す。図において、54は、データ転
送制御装置1から送られてくる転送データをバッファリ
ングし、主記憶装置6へ転送するためのデータバッファ
である。なお、図1、図3および図4に示したものと同
一のものには同一の符号を付してその説明を省略する。
【0054】図12に、前記図11中のレジスタ107
の具体的な回路例を示す。この例では、レジスタ107
は、選択項目の先頭バイトを示すバイト変位値を設定す
る変位情報レジスタ1071、該選択項目のバイト長を
設定するバイト情報レジスタ1072、バイトカウンタ
1073、JK−FF(JKタイプ・フリップフロップ
)1074、アンドゲート1075〜1077から構成
されている。
【0055】変位情報レジスタ1071は例えば4ビッ
トD−FFを4個並列に並べた16ビット構成のレジス
タとして、また、バイト情報レジスタ1072は例えば
4ビットD−FFを2個並列に並べた8ビット構成のレ
ジスタとしてそれぞれ構成されており、チャネルプロセ
ッサバス55を通じてチャネルプロセッサ53からその
初期値を自由に設定できるようになっている。また、バ
イトカウンタ1073は、例えば4ビットカウンタを2
個直列に接続した8ビット構成のカウンタとして構成さ
れている。
【0056】なお、図12中、DXは入力端子、QXは
出力端子、ENXはイネーブル端子、LDXは初期値ロ
ード端子、CRYXはキャリー出力端子を示す。
【0057】図11中のアドレス比較手段109は、1
6ビットの比較器であり、例えば4ビットのコンパレー
タを4個組み合わせて構成されている。このアドレス比
較手段109は、アドレスカウンタ103の出力とレジ
スタ107の出力とが等しい時に出力“1”となり、レ
ジスタ107のアンドゲート1077(図12参照)に
入力される。
【0058】図11中のアンドゲート1077は、バイ
トカウンタ1073のCRYX端子が“0”の時に出力
“1”となり、JK−FF1074のJ端子に入力され
る。これによりJK−FF1074は出力Q=“1”と
なり、これが比較器110へ送られるとともに、バイト
カウンタ1073のENX端子に入力され、バイトカウ
ンタ1073は動作可能状態となる。
【0059】図11中のレジスタ108は、アドレス可
能なレジスタであり、例えば1K×4ビット構成のメモ
リ2個で構成される。図12中のバイトカウンタ107
3のQX出力は、このレジスタ108のアドレス入力端
子に入力されている。レジスタ108には、予め、入力
バッファ104のデータと比較すべき比較値と、比較の
種類を示す情報をセットしておく。
【0060】図11中のデータ比較手段110は、8ビ
ットの比較器であり、一方の比較端子には入力バッファ
104から比較すべき1バイト(8ビット)分のデータ
が入力され、他方の比較端子にはレジスタ108から1
バイト(8ビット)分の比較値とその比較の種類を表す
比較情報が入力される。
【0061】前記比較の種類を表す情報としては、例え
ば ■  情報データ“100”の場合、(入力バッファ1
04のデータ)>(レジスタ108の比較値)の時に、
データ比較手段110の出力を“0”、それ以外は出力
“1” ■  情報データ“010”の場合、(入力バッファ1
04のデータ)=(レジスタ108の比較値)の時に、
データ比較手段110の出力を“0”、それ以外は出力
“1” ■  情報データ“001”の場合、(入力バッファ1
04のデータ)<(レジスタ108の比較値)の時に、
データ比較手段110の出力を“0”、それ以外は出力
“1” とする。  但し、レジスタ107からのCMP信号(
図12中のJK−FF1074のQ出力)が“0”の時
は、データ比較手段110の出力は常に“0”に固定す
る。
【0062】前記図11の実施例の具体的な処理例とし
て、図5のレコードの項目3(6バイト)中のデータが
、16進数表示で(08  01  00  05  
06  03)であるレコードのみを選択して主記憶装
置6へ転送するセレクション(選択)処理を行う場合に
ついて、以下に説明する。
【0063】この場合、レジスタ107を構成する変位
情報レジスタ1071とバイト情報レジスタ1072に
セットすべきデータは、次のようにして決定する。すな
わち、レコードの先頭から第j番目のバイトからkバイ
トのデータを比較する場合、当該レコードのレコード長
をnバイトとすると、 ■  変位情報レジスタ1071のアドレス設定値は、
[(n−j+1)の2の補数] ■  バイト情報レジスタ1072の設定値は、[kの
2の補数] とする。
【0064】前記の場合、レコード長n=35、項目3
の先頭バイトj=17、また項目3の構成バイト数k=
6であるから、これらの値を当てはめると、■は[(1
9)の2の補数]、■は[(6)の2の補数]となる。
【0065】具体的に計算すると、(19)=“000
0 0000 0001 0011”、(6)=“00
00 0110”である。これらの値の1と0を反転し
た後、1を足せば、2の補数表示となる。したがって、
[(19)の2の補数]=“1111 1111 11
01 1101”、[(6)の2の補数]=“1111
 1010”となる。この結果、変位情報レジスタ10
71のアドレス設定値は“1111 1111 111
0 1101”、バイト情報レジスタ1072の設定値
は“1111 1010”となる。
【0066】また、レジスタ108に設定されるデータ
選択のための比較値は、 アドレス“1111 1010”に、16進数表示で(
08)アドレス“1111 1011”に、16進数表
示で(01)アドレス“1111 1100”に、16
進数表示で(00)アドレス“1111 1101”に
、16進数表示で(05)アドレス“1111 111
0”に、16進数表示で(06)アドレス“1111 
1111”に、16進数表示で(03)となる。
【0067】このような設定により、ディスク装置3か
ら転送されてくる各レコードに対して、常にレコードの
先頭から17バイト目からデータの比較を開始し、連続
する6バイトのデータが予め設定した比較値(08  
01  00  05  06  03)と等しいか否
かを比較する。そして、等しかった場合にのみ、そのレ
コードを選択する。
【0068】一方、比較値(08  01  00  
05  06  03)と等しくないレコードが現れた
場合、データ比較手段110の出力が“1”になり、割
り込み信号12を通じてDMA装置5のチャネルプロセ
ッサ53へ選択すべきレコードでないことが通知される
【0069】チャネルプロセッサ53は、この通知の確
認後、DMAアドレスレジスタ51およびDMAバイト
カウンタ52の設定値を1レコード分戻す処理を実行す
る。すなわち、前記レコード長35バイトのレコードの
場合、DMAアドレスレジスタ51から35を差し引き
、またDMAバイトカウンタ52に35を加える。
【0070】そして、不一致が発生したレコードの次の
レコードの最初のバイトが入力バッファ104にセット
されるまで、データ転送装置1からDMA装置5へのデ
ータ転送を禁止する。これにより、選択条件を満たした
レコードのみを主記憶装置6へ転送することが可能とな
り、セレクション(選択)処理を実現することができる
【0071】図13に、図1および図2中のモード切換
手段106の具体的な回路例を示す。1061はD−F
Fであり、モードレジスタを構成している。1062は
アンドゲート、1063はオアゲートである。MDWR
Tはモードレジスタ1061へのチャネルプロセッサ5
3からの書き込みタイミングを示す信号である。
【0072】SENは、出力バッファ105へのセット
イネーブル信号である。この例の場合、このSEN信号
は、オアゲート1063において、モードレジスタ10
61の出力と、図9中の判別手段102のD−FF10
21の出力するSEN信号との論理和をとることにより
、最終的なSEN信号としている。したがって、モード
レジスタ1061の出力Qが“1”であれば、このSE
N信号は常に“1”となるため、プロジェクション(射
影)処理を行わない場合には、チャネルプロセッサ53
によりこのモードレジスタ1061を“1”をセットし
ておくだけでよく、記憶手段101の情報を設定し直す
必要がなくなる。
【0073】なお、以上述べた実施例は、説明を簡単と
するため、1バイト単位でデータ転送制御装置へデータ
を入出力する場合を例に採ったが、ディスクインターフ
ェース9のバス幅が複数バイト(例えば2バイト)であ
り、入力バッファ104および出力バッファ105のデ
ータ幅も同じバイト数である場合、入力された複数バイ
トデータをそのまま出力バッファ105にセットするか
否かを判定する情報を記憶手段101内に保持しておく
【0074】すなわち、記憶手段101は、入力される
複数バイトデータ(例えば各2バイトデータ)に対して
出力バッファ105にセットすべき否かを示す情報を保
持し、アドレスカウンタ103もその複数バイトが入力
バッファ104にセットされる度にそのアドレスを更新
するようにすればよい。
【0075】
【発明の効果】以上述べたところから明らかなように、
請求項1記載の発明によるときは、プロジェクション(
射影)処理をデータ転送制御装置内で実行することがで
きる。したがっって、第2の記憶装置には絞り込まれた
データのみが転送されるため、ホスト側のCPUでプロ
ジェクション(射影)処理を行う必要がなくなり、ホス
ト側の負荷を軽減し、システム全体の性能を向上するこ
とができる。
【0076】また、第2の記憶装置へのデータ転送量が
少なくなるため、CPUやシステムバスなどの使用率が
小さくなり、CPUが他の処理を行うに際して待たされ
る確率が小さくなり、処理速度を向上することができる
【0077】請求項2記載の発明によるときは、セレク
ション(選択)処理をデータ転送制御装置内で実行する
ことができる。したがって、第2の記憶装置には必要な
データのみが転送されるため、ホスト側のCPUでセレ
クション(選択)処理を行う必要がなくなり、ホスト側
の負荷を軽減し、システム全体の性能を向上することが
できる。
【0078】また、第2の記憶装置へのデータ転送量が
少なくなるため、CPUやシステムバスなどの使用率が
小さくなり、CPUが他の処理を行うに際して待たされ
る確率が小さくなり、処理速度を向上することができる
【0079】請求項3記載の発明によるときは、記憶手
段の内容を設定し直す必要なしに、第1の記憶装置から
送られてくるレコードをそのまま第2の記憶装置へ転送
するように設定することができ、システムの操作性をよ
り向上することができる。
【図面の簡単な説明】
【図1】請求項1記載の発明の原理図である。
【図2】請求項2記載の発明の原理図である。
【図3】本発明のシステム全体の構成図である。
【図4】請求項1記載の発明の1実施例を示す図である
【図5】レコードフォーマットの例を示す図である。
【図6】プロジェクション(射影)処理後のレコードの
例を示す図である。
【図7】記憶手段101に格納されるデータの例を示す
図である。
【図8】入力バッファ104と出力バッファ105の具
体的な回路例を示す図である。
【図9】記憶手段101、判別手段102、アドレスカ
ウンタ103およびレコード長保持レジスタ111の具
体的な回路例を示す図である。
【図10】レコード長保持レジスタ111からアドレス
カウンタ103への初期値ロードのタイミングチャート
である。
【図11】請求項2記載の本発明の1実施例を示す図で
ある。
【図12】レジスタ107の具体的な回路例を示す図で
ある。
【図13】モード切換手段106の具体的な回路例を示
す図である。
【図14】従来のデータ転送制御装置の第1の例を示す
図である。
【図15】従来のデータ転送制御装置の第2の例を示す
図である。
【符号の説明】
1,2    データ転送制御装置 3,4    ディスク装置(第1の記憶装置)5  
      DMA(ダイレクトメモリアクセス)装置
6        主記憶装置(第2の記憶装置)9,
10  ディスクインターフェース11      転
送バス 101    記憶手段 102    判別手段 103    アドレスカウンタ 104    入力バッファ 105    出力バッファ 106    モード切換手段 107    レジスタ(変位値・バイト長用)108
    レジスタ(比較値・比較情報用)109   
 アドレス比較手段 110    データ比較手段

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  1または複数のバイトからなる項目を
    持つレコードを第1の記憶装置から第2の記憶装置へ転
    送する装置において、所定のバイト転送毎に当該転送バ
    イトのデータをそのまま第2の記憶装置に転送するか否
    かを判別する情報を保持する記憶手段と、該記憶手段か
    ら読み出された判別情報に従って転送すべきデータか否
    かを判定する判別手段と、レコードの先頭で初期化され
    、かつ前記所定のバイト転送毎にそのアドレス出力を更
    新されるアドレスカウンタとを設け、該アドレスカウン
    タのアドレス出力で前記記憶手段をアドレッシングする
    ことを特徴とするデータ転送制御装置。
  2. 【請求項2】  請求項1記載のデータ転送制御装置に
    おいて、予め定めた項目のレコード先頭からのバイト変
    位値とその項目のバイト長を表す情報およびその項目に
    対する比較値と比較の種類を表す比較情報を保持する手
    段と、アドレスカウンタのアドレス出力が該保持手段の
    バイト変位値と一致したか否かを比較するアドレス比較
    手段と、アドレスカウンタのアドレス出力とバイト変位
    値が一致した位置から前記保持手段に保持されている比
    較値とレコードの対応するデータとを比較するデータ比
    較手段とを設け、該データ比較手段の比較結果が「偽」
    であった場合に当該レコードのデータをすべて廃棄する
    ことを特徴とするデータ転送制御装置。
  3. 【請求項3】  請求項1または2記載のデータ転送制
    御装置において、記憶手段の設定情報の内容に拘らず第
    1の記憶装置から送られてくるすべてのデータをそのま
    ま第2の記憶装置に転送するようにモードを切り換える
    モード切換手段を設けたことを特徴とするデータ転送制
    御装置。
JP7494991A 1991-04-08 1991-04-08 データ転送制御装置 Withdrawn JPH04309117A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010506301A (ja) * 2006-10-05 2010-02-25 エルエスアイ コーポレーション Sasエキスパンダなしの改良型sataデバイス対話のための装置および方法

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