JPH04306983A - Image pickup signal processing circuit - Google Patents
Image pickup signal processing circuitInfo
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Abstract
Description
【0001】0001
【産業上の利用分野】この発明は、増幅型固体撮像素子
の出力信号から該素子固有の固定パターンノイズ(以下
FPNと略称する)を抑圧するための撮像信号処理回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an imaging signal processing circuit for suppressing fixed pattern noise (hereinafter abbreviated as FPN) specific to an amplified solid-state imaging device from an output signal of the device.
【0002】0002
【従来の技術】従来、増幅型固体撮像素子固有のFPN
を抑圧する方式には種々の提案がなされているが、図4
は、最も一般的なFPN抑圧回路の回路構成を示す図で
ある。撮像素子からの信号INは入力端子101 より
入力され、A/D変換器102 によりデジタルデータ
に変換される。このとき、シャッター等の遮光手段によ
り撮像素子への光が遮光されている場合、FPN取り込
みを示す端子107 より入力される制御信号CONT
により、ゲート回路103 はA/D変換器102 の
出力信号を通し、フレームメモリー104 ヘ書き込み
、1フレーム分の書き込みが終了した時点でデータの書
き込みを禁止するように動作し、フレームメモリー10
4 にはFPNが取り込まれる。この後フレームメモリ
ー104 は読み出し動作に入り、演算回路105 に
よりA/D変換器102 の出力信号からフレームメモ
リー104 より読み出されたFPNを減算した信号を
、出力端子101 へ出力するようになっている。[Background Art] Conventionally, FPN unique to amplified solid-state image sensors
Various proposals have been made for suppressing the
1 is a diagram showing the circuit configuration of the most common FPN suppression circuit. A signal IN from the image sensor is input through an input terminal 101 and converted into digital data by an A/D converter 102 . At this time, if the light to the image sensor is blocked by a light blocking means such as a shutter, the control signal CONT input from the terminal 107 indicating FPN capture is input.
As a result, the gate circuit 103 passes the output signal of the A/D converter 102 to write data to the frame memory 104, and operates to prohibit data writing when writing for one frame is completed.
4 incorporates FPN. After this, the frame memory 104 enters a read operation, and the arithmetic circuit 105 outputs a signal obtained by subtracting the FPN read from the frame memory 104 from the output signal of the A/D converter 102 to the output terminal 101. There is.
【0003】図5は、FPN取り込み制御信号CONT
のタイミングを示す図であり、VDは撮像素子と同期し
た垂直同期信号で、1フレーム期間分のFPN取り込み
を行う場合の例を示したものである。FIG. 5 shows the FPN capture control signal CONT.
2 is a diagram illustrating the timing of FPN capture for one frame period, where VD is a vertical synchronization signal synchronized with the image sensor. FIG.
【0004】0004
【発明が解決しようとする課題】このような方式の従来
のFPN抑圧回路においては、A/D変換器102 は
、FPNと実際の撮像信号分を加えた分のビット長をも
たなければならず、多くのビット長をもったもので構成
しなければならない。A/D変換器のビット長として1
0ビットのシステムを構成する場合、FPNとして8〜
9ビットを割り当てなければならず、実際の信号のダイ
ナミックレンジとしては9ビット程度しか得られず、ダ
イナミックレンジを更に拡大するためには、A/D変換
器のビット長を多くしなければならず、高価なシステム
となってしまうという問題点があった。[Problem to be Solved by the Invention] In the conventional FPN suppression circuit of this type, the A/D converter 102 must have a bit length equal to the sum of the FPN and the actual imaging signal. First, it must be constructed with a large number of bits. 1 as the bit length of the A/D converter
When configuring a 0-bit system, set the FPN to 8~
9 bits must be allocated, and the actual dynamic range of the signal is only about 9 bits, and in order to further expand the dynamic range, the bit length of the A/D converter must be increased. However, there was a problem in that it resulted in an expensive system.
【0005】本発明は、従来のFPN抑圧回路の上記問
題点を解決するためになされたもので、A/D変換器の
ビット長を有効に利用し、撮像信号に対するFPNの割
り当てを少なくし、実際の信号へのビット割り当てを多
くすることができるようにした撮像信号処理回路を提供
することを目的とする。The present invention was made to solve the above-mentioned problems of the conventional FPN suppression circuit, and effectively utilizes the bit length of the A/D converter to reduce the allocation of FPN to the image signal. An object of the present invention is to provide an imaging signal processing circuit that can increase bit allocation to an actual signal.
【0006】[0006]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図1の概念図に示すように、増
幅型固体撮像素子の信号から該撮像素子固有のFPNを
抑圧するための撮像信号処理回路において、前記撮像素
子からの信号INをデジタル信号に変換する第1のA/
D変換器と、該A/D変換器の出力信号を1フレーム期
間分記憶する第1のフレームメモリーと、該フレームメ
モリーのデータをアナログ信号に変換する第1のD/A
変換器と、前記撮像素子からの信号INより前記第1の
D/A変換器の出力信号を減算する第1の演算回路とか
らなる第1のFPN抑圧回路1と、該第1のFPN抑圧
回路の第1の演算回路の出力をデジタル信号に変換する
第2のA/D変換器と、該A/D変換器の出力信号を1
フレーム期間分記憶する第2のフレームメモリーと、前
記第2のA/D変換器の出力より前記第2のフレームメ
モリー出力データを減算する第2の演算回路とからなる
第2のFPN抑圧回路2とで、撮像信号処理回路を構成
するものである。[Means and operations for solving the problems] In order to solve the above problems, the present invention suppresses the FPN specific to the amplified solid-state image sensor from the signal of the amplified solid-state image sensor, as shown in the conceptual diagram of FIG. In the imaging signal processing circuit for
A D converter, a first frame memory that stores the output signal of the A/D converter for one frame period, and a first D/A that converts the data in the frame memory into an analog signal.
a first FPN suppression circuit 1 comprising a converter and a first arithmetic circuit that subtracts the output signal of the first D/A converter from the signal IN from the image sensor; a second A/D converter that converts the output of the first arithmetic circuit of the circuit into a digital signal;
A second FPN suppression circuit 2 comprising a second frame memory that stores data for a frame period, and a second arithmetic circuit that subtracts the second frame memory output data from the output of the second A/D converter. These constitute an imaging signal processing circuit.
【0007】このように構成した撮像信号処理回路にお
いて、第1のFPN抑圧回路1のA/D変換器のビット
長を撮像素子のFPNに割り当て、第2のFPN抑圧回
路2のA/D変換器のビット長を撮像信号のダイナミッ
クレンジに必要なビット長に割り当て、第1のFPN抑
圧回路1で、フレームメモリーの出力信号をD/A変換
後、撮像素子からの信号よりアナログ的に減算させるこ
とにより粗くFPNを抑圧した後、第2のFPN抑圧回
路2で高精度にFPNを抑圧する。これにより撮像信号
に割り当てるビット長を多くすることができる。In the imaging signal processing circuit configured as described above, the bit length of the A/D converter of the first FPN suppression circuit 1 is assigned to the FPN of the image sensor, and the A/D conversion of the second FPN suppression circuit 2 is performed. The bit length of the frame memory is assigned to the bit length necessary for the dynamic range of the imaging signal, and the first FPN suppression circuit 1 subtracts the output signal of the frame memory after D/A conversion from the signal from the imaging device in an analog manner. After coarsely suppressing the FPN, the second FPN suppressing circuit 2 suppresses the FPN with high precision. This makes it possible to increase the bit length assigned to the image signal.
【0008】[0008]
【実施例】次に実施例について説明する。図2は、本発
明に係る撮像信号処理回路の実施例を示すブロック構成
図で、図3は、その動作に用いる制御信号のタイミング
を示す図である。図2において、11は撮像素子からの
信号INを入力する入力端子、12及び17は第1及び
第2のA/D変換器、13及び18はFPN取り込み制
御信号CONTにより第1及び第2のフレームメモリー
14及び19にデータを書き込むように動作する第1及
び第2のゲート回路、14及び19は1フレーム期間分
の信号を記憶する第1及び第2のフレームメモリー、1
5はD/A変換器、16は入力撮像信号INからD/A
変換器15の出力を減算するアナログ減算器、20はA
/D変換器17の出力から第2のフレームメモリー19
の出力を減算するデジタル減算器、21はFPN抑圧後
の出力信号OUTの出力端子、22はFPN取り込みを
制御する制御信号CONTの入力端子であり、第1のA
/D変換器12,第1のフレームメモリー14,D/A
変換器15及びアナログ減算器16とで第1のFPN抑
圧回路を構成し、第2のA/D変換器17,第2のゲー
ト回路18,第2のフレームメモリー19及び減算器2
0とで第2のFPN抑圧回路を構成している。[Example] Next, an example will be explained. FIG. 2 is a block diagram showing an embodiment of the imaging signal processing circuit according to the present invention, and FIG. 3 is a diagram showing the timing of control signals used for its operation. In FIG. 2, 11 is an input terminal for inputting the signal IN from the image sensor, 12 and 17 are the first and second A/D converters, and 13 and 18 are the first and second A/D converters by the FPN capture control signal CONT. First and second gate circuits that operate to write data into frame memories 14 and 19; 14 and 19 are first and second frame memories that store signals for one frame period;
5 is a D/A converter, 16 is a D/A from the input image signal IN
An analog subtracter for subtracting the output of the converter 15, 20 is A
/D converter 17 output to second frame memory 19
21 is an output terminal for the output signal OUT after FPN suppression, 22 is an input terminal for the control signal CONT that controls FPN capture, and
/D converter 12, first frame memory 14, D/A
The converter 15 and the analog subtracter 16 constitute a first FPN suppression circuit, and the second A/D converter 17, the second gate circuit 18, the second frame memory 19, and the subtracter 2
0 constitutes a second FPN suppression circuit.
【0009】また制御信号CONTは、図3に示すよう
に、撮像素子と同期した垂直同期信号VDに同期し、シ
ャッター等の遮光手段により撮像素子への光が遮光され
た時、2フレーム期間分“H”レベルとなる。(説明の
関係で仮に“H”レベルとする)Further, as shown in FIG. 3, the control signal CONT is synchronized with the vertical synchronization signal VD that is synchronized with the image sensor, and when the light to the image sensor is blocked by a light shielding means such as a shutter, the control signal CONT is generated for two frame periods. It becomes “H” level. (For the sake of explanation, let's assume it's "H" level)
【0010】次に本実施例の動作について説明する。シ
ャッター等の遮光手段により撮像素子への光が遮光され
ると、入力端子11には、その撮像素子のもつFPNが
出力される。同時に垂直同期信号VDに同期してFPN
取り込み制御信号CONTが“H”レベルとなる。この
とき入力端子11へ入力された信号は、A/D変換器1
2及びゲート回路13を介してフレームメモリー14へ
記憶され、1フレーム後に撮像素子固有のFPNがフレ
ームメモリー14に記憶される。しかしFPNの記憶が
終了するまでは、フレームメモリー14の内容は不確定
なため、D/A変換器15を介してアナログ減算器16
で演算処理されるデータも不確定であり、フレームメモ
リー19もまた不確定な値である。しかしフレームメモ
リー14へのFPN書き込みが終了すれば、D/A変換
器15を介してA/D変換器12で取り込んだFPNが
アナログ減算器16へ入力され、粗く減算されて、第2
のFPN抑圧回路のA/D変換器17へ入力される。こ
の第1のFPN抑圧回路において、例えば入力信号を1
0ビットとした場合、FPNが全体の半分を占めている
とすると9ビットとなり、A/D変換器12のビット長
は、FPNの最大値分である9ビットのもので構成され
る。Next, the operation of this embodiment will be explained. When light to the image sensor is blocked by a light blocking means such as a shutter, the FPN of the image sensor is output to the input terminal 11. At the same time, FPN is synchronized with vertical synchronization signal VD.
The capture control signal CONT becomes "H" level. At this time, the signal input to the input terminal 11 is transmitted to the A/D converter 1.
2 and the gate circuit 13 to the frame memory 14, and after one frame, the FPN unique to the image sensor is stored in the frame memory 14. However, until the storage of FPN is completed, the contents of the frame memory 14 are uncertain, so the content is transferred to the analog subtracter 16 via the D/A converter 15.
The data processed in the frame memory 19 is also uncertain, and the value of the frame memory 19 is also uncertain. However, once the writing of the FPN to the frame memory 14 is completed, the FPN taken in by the A/D converter 12 via the D/A converter 15 is input to the analog subtracter 16, where it is roughly subtracted and the second
The signal is input to the A/D converter 17 of the FPN suppression circuit. In this first FPN suppression circuit, for example, the input signal is
In the case of 0 bits, assuming that FPN occupies half of the total, it becomes 9 bits, and the bit length of the A/D converter 12 is constituted by 9 bits, which is the maximum value of FPN.
【0011】このA/D変換器17でA/D変換された
データは、ゲート回路18を介してフレームメモリー1
9へ入力され、1フレーム期間の後に取り込みを終了す
る。すなわち撮像素子への遮光から2フレーム期間で、
第1及び第2のフレームメモリー14及び19へのFP
Nの取り込みが完了し、メモリーは読み出し動作へ移る
。なお上記第2のFPN抑圧回路のフレームメモリー1
9へのFPNの取り込み動作から明らかなように、フレ
ームメモリー19のビット長はA/D変換器17に現れ
るFPNの最大値分だけあればよい。The data A/D converted by the A/D converter 17 is sent to the frame memory 1 via a gate circuit 18.
9, and capture ends after one frame period. In other words, in a two-frame period from the time when light is blocked to the image sensor,
FP to the first and second frame memories 14 and 19
After the acquisition of N is completed, the memory moves to the read operation. Note that the frame memory 1 of the second FPN suppression circuit
As is clear from the operation of loading the FPN into the A/D converter 17, the bit length of the frame memory 19 only needs to be equal to the maximum value of the FPN appearing in the A/D converter 17.
【0012】この後、撮像素子への遮光が解除されると
、入力端子11にはFPNに撮像信号を加えた信号が入
力され、アナログ減算器16により粗くFPNが除去さ
れた後にA/D変換器17へ入力され、デジタルデータ
となった後にデジタル減算器20により正確にFPNを
除去し、出力端子21へFPN抑圧後の信号を出力する
。[0012] After that, when the light shielding to the image sensor is released, a signal obtained by adding the image signal to the FPN is inputted to the input terminal 11, and after the FPN is roughly removed by the analog subtracter 16, A/D conversion is performed. After the signal is input to the subtracter 17 and becomes digital data, the FPN is accurately removed by the digital subtracter 20, and the signal after FPN suppression is output to the output terminal 21.
【0013】このように構成した撮像信号処理回路は、
ゲート回路13,18をAND素子で構成し、フレーム
メモリー14, 19としてはFIFOメモリー等を利
用し、フレームメモリーへの読み出し,書き込みクロッ
クを、ゲート回路と同様の手法で制御すれば、簡単に実
現できる。
この実施例におけるフレームメモリー19のビット長は
、A/D変換器12のビット長により左右されるが、3
〜4ビット程度で十分である。[0013] The imaging signal processing circuit configured as described above has the following features:
This can be easily achieved by configuring the gate circuits 13 and 18 with AND elements, using FIFO memories, etc. as the frame memories 14 and 19, and controlling the read and write clocks to the frame memory using the same method as the gate circuit. can. The bit length of the frame memory 19 in this embodiment depends on the bit length of the A/D converter 12;
~4 bits is sufficient.
【0014】[0014]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、2つのFPN抑圧回路を用いることに
より、撮像信号に割り当てるビット長を大きくし、ダイ
ナミックレンジを拡大することができ、従来例と比較し
ても大きなメモリー容量を使わなくても実現できる。更
に2つのFPN抑圧回路の構成は殆ど同じであり、複雑
な動作タイミングを考慮することなく容易に回路を構成
することが可能である。[Effect of the invention] As explained above based on the embodiments,
According to the present invention, by using two FPN suppression circuits, it is possible to increase the bit length allocated to the image signal and expand the dynamic range, without using a large memory capacity compared to the conventional example. realizable. Further, the configurations of the two FPN suppression circuits are almost the same, and it is possible to easily configure the circuits without considering complicated operation timing.
【図1】本発明の構成を示す概念図である。FIG. 1 is a conceptual diagram showing the configuration of the present invention.
【図2】本発明に係る撮像信号処理回路の一実施例を示
すブロック構成図である。FIG. 2 is a block configuration diagram showing an embodiment of an imaging signal processing circuit according to the present invention.
【図3】図1に示した撮像信号処理回路の動作に用いる
制御信号のタイミングを示す図である。FIG. 3 is a diagram showing the timing of control signals used for the operation of the imaging signal processing circuit shown in FIG. 1;
【図4】従来のFPN抑圧回路を示すブロック構成図で
ある。FIG. 4 is a block configuration diagram showing a conventional FPN suppression circuit.
【図5】図4に示した従来のFPN抑圧回路の動作に用
いる制御信号のタイミングを示す図である。FIG. 5 is a diagram showing the timing of control signals used in the operation of the conventional FPN suppression circuit shown in FIG. 4;
1 第1のFPN抑圧回路 2 第2のFPN抑圧回路 11 入力端子 12 第1のA/D変換器 13 第1のゲート回路 14 第1のフレームメモリー 15 D/A変換器 16 アナログ減算器 17 第2のA/D変換器 18 第2のゲート回路 19 第2のフレームメモリー 20 デジタル減算器 21 出力端子 1 First FPN suppression circuit 2 Second FPN suppression circuit 11 Input terminal 12 First A/D converter 13 First gate circuit 14 First frame memory 15 D/A converter 16 Analog subtractor 17 Second A/D converter 18 Second gate circuit 19 Second frame memory 20 Digital subtractor 21 Output terminal
Claims (3)
素子固有の固定パターンノイズを抑圧するための撮像信
号処理回路において、前記撮像素子からの信号をデジタ
ル信号に変換する第1のA/D変換器と、該A/D変換
器の出力信号を1フレーム期間分記憶する第1のフレー
ムメモリーと、該フレームメモリーのデータをアナログ
信号に変換する第1のD/A変換器と、前記撮像素子か
らの信号より前記第1のD/A変換器の出力信号を減算
する第1の演算回路とからなる第1の固定パターンノイ
ズ抑圧回路と、該第1の固定パターンノイズ抑圧回路の
第1の演算回路の出力をデジタル信号に変換する第2の
A/D変換器と、該A/D変換器の出力信号を1フレー
ム期間分記憶する第2のフレームメモリーと、前記第2
のA/D変換器の出力より前記第2のフレームメモリー
の出力データを減算する第2の演算回路とからなる第2
の固定パターンノイズ抑圧回路とで構成したことを特徴
とする撮像信号処理回路。1. In an imaging signal processing circuit for suppressing fixed pattern noise specific to an amplified solid-state imaging device from a signal of the imaging device, a first A/D converting the signal from the imaging device into a digital signal. a converter, a first frame memory that stores the output signal of the A/D converter for one frame period, a first D/A converter that converts the data of the frame memory into an analog signal, and the imaging device. a first fixed pattern noise suppression circuit comprising a first arithmetic circuit that subtracts the output signal of the first D/A converter from the signal from the element; a second A/D converter that converts the output of the arithmetic circuit into a digital signal; a second frame memory that stores the output signal of the A/D converter for one frame period;
a second arithmetic circuit that subtracts the output data of the second frame memory from the output of the A/D converter of the second frame memory;
An imaging signal processing circuit comprising: a fixed pattern noise suppression circuit; and a fixed pattern noise suppression circuit.
、前記撮像素子のもつ固定パターンノイズの最大値分有
することを特徴とする請求項1記載の撮像信号処理回路
。2. The imaging signal processing circuit according to claim 1, wherein the bit length of the first A/D converter has a maximum value of fixed pattern noise of the imaging device.
長は、第2のA/D変換器に現れる固定パターンノイズ
の最大値分だけ有することを特徴とする請求項1又は2
記載の撮像信号処理回路。3. The bit length of the second frame memory is equal to the maximum value of fixed pattern noise appearing in the second A/D converter.
The imaging signal processing circuit described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3096141A JPH04306983A (en) | 1991-04-03 | 1991-04-03 | Image pickup signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3096141A JPH04306983A (en) | 1991-04-03 | 1991-04-03 | Image pickup signal processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04306983A true JPH04306983A (en) | 1992-10-29 |
Family
ID=14157111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3096141A Withdrawn JPH04306983A (en) | 1991-04-03 | 1991-04-03 | Image pickup signal processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04306983A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007114105A (en) * | 2005-10-21 | 2007-05-10 | Shimadzu Corp | Two-dimensional radiation detector and radiation imaging apparatus with two-dimensional radiation detector |
JP2007150644A (en) * | 2005-11-28 | 2007-06-14 | Mitsubishi Electric Corp | Infrared imaging device |
-
1991
- 1991-04-03 JP JP3096141A patent/JPH04306983A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4726616B2 (en) * | 2005-11-28 | 2011-07-20 | 三菱電機株式会社 | Infrared imaging device |
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Legal Events
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