JPH04304062A - センサアレイ - Google Patents

センサアレイ

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JPH04304062A
JPH04304062A JP3332074A JP33207491A JPH04304062A JP H04304062 A JPH04304062 A JP H04304062A JP 3332074 A JP3332074 A JP 3332074A JP 33207491 A JP33207491 A JP 33207491A JP H04304062 A JPH04304062 A JP H04304062A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】本発明はイメージセンサアレイに関し、よ
り詳しくはトランジスタの閾値不整合およびクロックエ
ッジによるセンサチップのセル同志間の性能の差異を打
ち消し合わせることによってセンサアレイの均一性を改
善するシステムに関する。
【０００２】典型的なイメージセンサアレイはフォトサ
イトのリニアアレイから成り、このアレイが文書を担っ
ているイメージをラスタ走査し、各フォトサイトによっ
て観測された微視的イメージ域をイメージ信号電荷に変
換する。積分期間に続いて、イメージ信号電荷は増幅さ
れ、連続して動作されている多重化トランジスタを介し
て共通出力線またはバスに転送される。
【０００３】走査工程において、バイアスおよびリセッ
ト電荷が各走査サイクル中、所定の時間シーケンスで印
加される。アレイには、フォトサイトからのイメージ信
号電荷を転送するための２段転送回路が用いられており
、バイアス電荷が２段転送回路中の電荷注入トランジス
タおよび第１トランジスタを介して各フォトサイトに印
加される。リセット電荷が２段転送回路のリセット電荷
注入トランジスタおよび第２トランジスタを介して印加
される。しかし、これらのトランジスタ対の閾値の差異
がアレイ長さに亘る不均一性をもたらす結果となる。 加うるに、クロックエッジ結合が、バイアスの立上りエ
ッジおよびリセット電荷を発生し、これもアレイの性能
の不均一性をもたらすことになる。
【０００４】従来技術において、ゼロックスコーポレー
ション（Ｘｅｒｏｘ　Ｃｏｒｐｏｒａｔｉｏｎ）　社に
譲渡されたタンドン（Ｔａｎｄｏｎ）他の米国特許第４
，７３７，８５４号は、二つのトランジスタを直列に使
用した２段転送回路を備えたイメージセンサアレイを開
示している。このイメージセンサアレイはアレイフォト
ダイオード上に発生されたイメージ信号電圧をソースフ
ォロワに転送し、後ほど多重化トランジスタによって共
通出力線に転送する。「閾値電圧に対して感度を低くし
た低雑音ＣＣＤ入力」と題するイーモン（Ｅｍｍｏｎｓ
）他による文献（国際電子デバイス会議録、２３３−２
３５頁、１９７４年１２月）には、ＣＣＤ入力構造が示
されており、この構造において、注入された電荷は、同
じＦＥＴ構造を用いて閾値の差を相殺するように両方の
レベルが設定された容量性接続点での二つの電圧レベル
間の差から得られる。Ｍ．Ｊ．ハウズ（Ｈｏｗｅｓ）　
編、ジョン・ワイリ・アンド・サンズ（Ｊｏｈｎ　Ｗｉ
ｌｅｙ＆　Ｓｏｎ）出版による「電荷結合素子および装
置」（７０−７２頁）には、前述のイーモン他の文献（
ワイリ・アンド・サンズ出版の引用番号＃４６に相当）
がさらに掲載されている。
【０００５】これとは対照的に、本発明は、トランジス
タ閾値不整合およびクロックエッジ結合に起因するイメ
ージセンサチップのセル同士間の差異を相殺する方法で
あって、そのセンサチップが、センサのアレイと；積分
期間中センサによって蓄積されたイメージ電荷が転送さ
れる共通出力バスと；互いに直列に配置された第１およ
び第２トランジスタを有しチップ上のセンサの各々を出
力バスに接続する２段トランジスタ回路と；センサによ
るイメージ電荷出力を増幅するためにトランジスタ回路
と出力バス間に配置された増幅器とを有しており、前記
方法が、バイアス電荷のセンサへの設定に用いるために
第１および第２トランジスタ間の第１接続点にプリセッ
トバイアス電荷を印加する工程と；分割クロック動作パ
ルスを第１トランジスタに印加してバイアス電荷をセン
サに充填・漏洩させ、バイアス電荷の立上りエッジの第
１トランジスタとの不要な結合を阻止し、第１トランジ
スタがバイアス電荷をセンサに転送させるように第１ト
ランジスタによるバイアス電荷のセンサへの転送を時間
調整する工程と；第１接続点へ印加するためのプリセッ
トリセット電荷を与える工程と；第２分割クロック作動
パルスを第２トランジスタに印加して、リセット電荷を
第１接続点に充填・漏洩させ、リセット電荷の立上りエ
ッジの第２トランジスタの高レベルでの不要な結合を阻
止し、一方、第２トランジスタはリセット電荷を第１接
続点へ設定する工程と；リセット電荷の供給を続行し、
一方、第２トランジスタを不動作として、リセット電荷
を第２トランジスタと増幅器間の第２接続点に印加する
工程と；第１および第２トランジスタを動作させ、セン
サ上のイメージ電荷を第１および第２接続点を介して増
幅器に転送し、バスに出力する工程とから成る方法を提
供する。
【０００６】本発明はさらに、センサアレイと；積分期
間中前記センサによって蓄積されたイメージ電荷が転送
される共通出力バスと；互いに直列に配置された第１お
よび第２トランジスタを有しており、チップ上の前記セ
ンサの各々を前記出力バスに接続する２段トランジスタ
回路と；前記センサによるイメージ電荷出力を増幅する
ために前記トランジスタ回路と前記出力バスとの間に設
けられた増幅器手段と；前記センサへのバイアス電荷の
設定に用いる印加のためのプリセットバイアス電荷を与
える手段と；前記増幅器手段への入力をリセットするた
めにプリセットリセット電荷を与える手段と；バイアス
電荷転送分割クロックパルスを前記第１トランジスタに
印加し、前記第１トランジスタを繰返し作動させ、かつ
、前記バイアス電荷手段からの前記バイアス電荷を前記
センサに充填・漏洩させるタイミング制御手段と；リセ
ット電荷転送分割クロックパルスを第２トランジスタに
印加し、第２トランジスタを繰返し作動させ、かつ、リ
セット電荷手段からのリセット電荷を第１接続点に充填
・漏洩させ、リセット電荷転送分割クロックパルスによ
って、リセット電荷の立上りエッジの第２トランジスタ
との高レベルでの不要な結合を阻止し、一方、第２トラ
ンジスタがリセット電荷を第１接続点に設定するタイミ
ング制御手段と；リセット電荷を第１接続点に転送し、
第２トランジスタを不動作にし、一方、リセット電荷を
第２トランジスタと増幅器間の第２接続点に印加し、セ
ンサに蓄積されたイメージ電荷の増幅器手段への転送の
準備をするタイミング手段とから成るトランジスタの閾
値不整合およびクロックエッジ結合に起因するセル同志
間の差異を減じた不均一性を改善したセンサアレイを提
供する。
【０００７】図１は、フォトサイトセルのアレイを有す
るイメージスキャニングアレイの概略図であり、各セル
はフォトダイオードを有しており、このフォトダイオー
ドから共通出力バスにイメージ信号電荷を転送し、かつ
、本発明の均一性を高める特徴を組み込んだ２段転送回
路を備えている。
【０００８】図２は、トランジスタの閾値不整合および
クロックエッジ結合に起因するアレイ中のセル同志間の
差異を相殺して均一性が改善されるようになした本発明
の改善された転送回路の要部を概略的に示す回路図であ
る。
【０００９】図３は、図１に示すイメージスキャニング
アレイの動作クロック信号波形を示すタイミング図であ
る。
【００１０】図１に本発明が目指すタイプの２段転送回
路を備えたイメージセンサアレイ１０を示す。イメージ
センサアレイ１０は、シリコンのベースまたはチップ１
２とこのベース上に載置されたフォトダイオード１４の
形をなす複数のフォトサイトを含んでいる。フォトダイ
オード１４は互いに近接してチップ１２上に載置されて
リニアアレイまたはリニア列１６を形成している。アレ
イ１０のような数個の小さいアレイが、その端と端が互
いに当接されてより長いアレイ、すなわち、完全な幅の
またはコンタクトアレイが形成される。当接端における
フォトダイオード間の間隔が、チップ内のフォトダイオ
ード間の間隔と等しくなるように形成され、これによっ
て、複合アレイの全幅にわたるフォトダイオードピッチ
が維持される。
【００１１】フォトダイオード１４を示し説明したが、
アモルファスシリコンまたは透明電極ＭＯＳ型フォトサ
イト等の他のフォトサイト型も考慮できる。さらに、フ
ォトダイオード１４の単一列１６を有する一次元センサ
アレイを示し説明したが、複数列のフォトダイオードを
有する２次元センサアレイも考慮できる。
【００１２】各フォトダイオード１４は２段転送回路２
０を有しており、その関連するフォトダイオードと増幅
器３３とが協同してアレイの前縁でフォトサイトセル１
５を形成している。各フォトサイトセル１５において、
フォトダイオードからのイメージ電荷信号が回路２０に
よって増幅器３３に転送され、電荷が共通ビデオ出力線
またはバス２２に転送される前に、フォトダイオード１
４からのイメージ信号電荷が増幅器３３で増幅されてイ
メージ電荷信号を所望の電位レベルに至らしめる。適当
なシフトレジスタおよびロジック回路２４が、適当な時
間シーケンスで各画素セル１５をバス２２に接続するた
めのタイミング制御信号ФＰＩＸＥＬ　を提供する。
【００１３】イメージセンサアレイ１０は例えば、文書
原稿をラスタ走査するのに使用されてきた。そして、こ
の適用例において文書原稿およびセンサアレイ１０は、
このアレイ１０のリニア軸と通常直交する方向（すなわ
ち、低速走査方向）に互いに相対的に移動または歩進さ
れる。これと同時に、アレイはそのリニア軸と平行する
方向（すなわち、高速走査方向）に行毎に文書原稿を走
査する。走査されたイメージ行は照明され、フォトダイ
オード１４上に焦点合わせされる。積分期間中、各フォ
トダイオードによって観測されたイメージ域の反射に比
例して、電荷が各フォトダイオードに生成される。その
後、イメージ信号電荷が２段転送回路２０によって増幅
器３３を介して所定のステップバイステップ時間シーケ
ンスで出力バス２２に転送される。
【００１４】しかし、転送回路の不均一性が、第２トラ
ンジスタの閾値間のクロック結合および不整合に起因し
て発生する。均一性を高めるために、本発明は、「充填
・漏洩（ｆｉｌｌ　ａｎｄ　ｓｐｉｌｌ）」技術を利用
して、同じトランジスタを信号電荷の転送に用いて、ト
ランジスタの閾値不整合に起因するセンサアレイチップ
のセル同志間の性能の差異を相殺させる。加うるに、分
割タイミングパルスが、もしそうでないと不均一性が生
じることになるクロックエッジ結合を有効的に除去する
のに用いられる。
【００１５】説明を明確にするために、図示した全ての
トランジスタはＮ−チャネルタイプである。しかし、Ｐ
−チャネルトランジスタも適切な電圧レベルに変えて用
いることができる。
【００１６】図２を特に参照して、各セル１５の２段転
送回路２０は、イメージ信号電荷をフォトダイオード１
４から増幅器３３へ転送する第１および第２段転送トラ
ンジスタ２６および２８を有している。トランジスタ２
６、２８は、フォトダイオード１４の一方の電極と増幅
器３３の入力ゲートとを接続している線２５によって直
列に接続されている。フォトダイオード１４の他方の電
極は接地されている。
【００１７】バイアス電荷注入トランジスタ３６は、プ
リセットバイアス電荷、例えば電気的にファットゼロ（
ｆａｔ　ｚｅｒｏ）電位ＶＦＺを中央接続点３７で線２
５に提供する。リセット電荷注入トランジスタ３８は、
増幅器３３への入力である接続点３９において、所定の
リセット信号源ＶＲ　から線２５へのリセット信号の注
入を制御する。
【００１８】適当なクロック発生器４５が、プリセット
バイアス電荷ＶＦＺの線２５への注入の時間調整をする
ためにクロック信号ФＴ１およびФＦＺを供給し、リセ
ット信号ＶＲ　の線２５への注入の時間調整のためにク
ロック信号ФＴ２、およびФＲ　を接続点３９へ供給す
る。増幅器３３で増幅された電荷出力を共通ビデオ出力
バス２２で多重化するためのФＰＩＸＥＬ　信号がシフ
トレジスタおよびロジック回路２４によって提供される
。
【００１９】図２〜図３を特に参照して動作について説
明する。積分期間に続き、全てのフォトダイオード１４
に対する横方向電荷転送サイクルが、フォトダイオード
１４に蓄積された電荷のバス２２への転送を開始する。 時間Ａの間、クロック信号ФＴ１およびФＦＺが第１段
トランジスタ２６およびバイアス電荷注入トランジスタ
３６を動作させ、ファットゼロバイアス電荷ＶＦＺを中
央接続点３７から線２５に注入させる。図３に示すよう
に、クロックパルスФＴ１が二つのФＴ１パルスとなる
ように分割され、これが「充填・漏洩」電荷注入プロセ
スになる。 この結果、「充填」期間中の第２ФＴ１パルスのレベル
に応じたバイアス電荷が得られる。分割クロックパルス
ФＴ１が、フォトダイオードにバイアス電荷を設定する
バイアス電荷ＶＦＺの立上がりエッジで発生するアレイ
長さに亘る結合および結合の差異を阻止する。バイアス
電荷の転送に続き、第１トランジスタ２６および電荷注
入トランジスタ３６が不動作にされる。
【００２０】時間Ｂの間、クロックパルスФＴ２および
ФＲ　が、第２段トランジスタ２８およびリセット電荷
注入トランジスタ３８をそれぞれ動作させ、電荷ＶＲ　
を中央接続点３７に注入する。クロックパルスФＴ２が
分割され、第２ФＴ２パルスの高レベルに基づいて接続
点３７にリセット電荷を充填・漏洩させる。この工程は
、アレイ長さに亘るトランジスタ２８、３６の閾値不整
合に起因する接続点３７から転送された電荷量の差異を
除去する。ФＴ２パルスを分割させる目的は、電荷を中
央接続点３７に設定するリセット電界ＶＲ　の立上りエ
ッジに生じるアレイ長さに亘る結合および結合差異を回
避することにある。
【００２１】時間Ｃの間、リセットトランジスタ３８が
「オン」状態（第２段トランジスタ２８が不動作）に維
持されており、増幅器３３の入力における接続点３９が
リセット電荷ＶＲ　の高レベルにリセットされる。ФＲ
　が完全にターンオンされているので、接続点３９はト
ランジスタ閾値とは無関係である。リセット電荷の接続
点３９への転送に続いて、リセットトランジスタ３８が
不動作にされる。
【００２２】時間Ｄの間、第１および第２段トランジス
タ２６、２８がそれぞれパルスФＴ１、ФＴ２によって
動作され、フォトダイオード１４の電荷が増幅器３３に
転送される。これによって、フォトサイト１４および中
央接続点３７の両者へバイアス電圧を設定するための同
じトランジスタ２６、２８を介しての電荷の転送が許容
される。この結果、アレイ両端のトランジスタ閾値の差
異が相殺される。
【００２３】時間Ｅの間、画素セル２０からの増幅され
た電荷がФＰＩＸＥＬ　信号によって共通ビデオバス２
２上で多重化されて増幅器３３に入力される。
【００２４】本発明は、開示された構造に基づいて説明
されたが、上述の詳細構造に限定されるものではなく、
特許請求の範囲に含まれる修正や変形を含むことを意図
するものである。
【図面の簡単な説明】
【図１】　　フォトサイトセルのアレイを有するイメー
ジスキャニングアレイの概略図であり、各セルはフォト
ダイオードを有しており、このフォトダイオードから共
通出力バスにイメージ信号電荷を転送し、かつ、本発明
の均一性を高める特徴を組み込んだ２段転送回路を備え
ている。
【図２】　　トランジスタの閾値不整合およびクロック
エッジ結合に起因するアレイ中のセル同志間の差異を相
殺して均一性が改善されるようになした本発明の改善さ
れた転送回路の要部を概略的に示す回路図である。
【図３】　　図１に示すイメージスキャニングアレイの
動作クロック信号波形を示すタイミング図である。
【符号の説明】
１０　　イメージセンサアレイ、１２　　チップ、１４
　　フォトダイオード、１５フォトサイトセル、１６　
　リニア列、２０　　２段転送回路、２２　　共通ビデ
オ出力線、２４　　シフトレジスタおよびロジック回路
、２５　　線、２６，２８　　転送トランジスタ、３３
　　増幅器、３６　　バイアス電荷注入トランジスタ、
３７中央接続点、３８　　リセット電荷注入トランジス
タ、３９　　接続点、４５　　クロック発生器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ａ）センサアレイと；ｂ）積分期間中
    前記センサによって蓄積されたイメージ電荷が転送され
    る共通出力バスと； ｃ）互いに直列に配置された第１および第２トランジス
    タを有しており、チップ上の前記センサの各々を前記出
    力バスに接続する２段トランジスタ回路と；ｄ）前記セ
    ンサによるイメージ電荷出力を増幅するために前記トラ
    ンジスタ回路と前記出力バスとの間に設けられた増幅器
    手段と； ｅ）前記センサへのバイアス電荷の設定に用いる印加の
    ためのプリセットバイアス電荷を与える手段と；ｆ）前
    記増幅器手段への入力をリセットするためにプリセット
    リセット電荷を与える手段と； ｇ）バイアス電荷転送分割クロックパルスを前記第１ト
    ランジスタに印加し、前記第１トランジスタを繰返し作
    動させ、かつ、前記バイアス電荷手段からの前記バイア
    ス電荷を前記センサに充填・漏洩させるタイミング制御
    手段と； から成り、前記バイアス電荷転送分割クロックパルスが
    前記バイアス電荷の前記第１トランジスタへの不要な結
    合を阻止するトランジスタの閾値不整合およびクロック
    エッジ結合に起因するセル同志間の差異を減じた不均一
    性を改善したセンサアレイ。
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