JPH04299844A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04299844A
JPH04299844A JP3320550A JP32055091A JPH04299844A JP H04299844 A JPH04299844 A JP H04299844A JP 3320550 A JP3320550 A JP 3320550A JP 32055091 A JP32055091 A JP 32055091A JP H04299844 A JPH04299844 A JP H04299844A
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JP
Japan
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forming
insulating layer
layer
path
conductive
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Pending
Application number
JP3320550A
Other languages
English (en)
Inventor
Clyde R Fuller
クライド アール フラー
Victor C Sutcliffe
ヴィクター シー サトクリフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

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  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】本発明は、半導体装置の製造方法に関し、
特に勾配のある側壁を有する道を形成する方法に関する
【0002】
【従来の技術】半導体処理においては、相互接続層の異
なるレベル間に電気的接続を与えることがしばしば必要
となる。相互接続層は、中間レベルの絶縁層(典型的に
は酸化物層)で分離される。中間レベル絶縁層を通して
穴又は「道」(via)が形成され、伝導性材料がその
道に蒸着される。その後、第2レベルの相互接続が該中
間レベル絶縁層と該道との上に形成される。
【0003】1.5μm(或いは、それ未満)の道につ
いては、該金属層の50%ステップカバレージを達成す
るために、水平から測って50°以下の道勾配が必要で
ある。カバレージがもっと小さいと、装置の完全性が損
なわれることになる。従来技術では、勾配のある道を形
成するために二つの方法が使われてきている。第1の方
法では、中間レベル絶縁層を通る道を画定するためにフ
ォトレジスト層が使われる。堅焼成(hard bak
e)により該レジストを流動させることにより、該レジ
ストの厚みを道のパターンからの距離と共に増大させる
。エッチング段階において、道の縁のレジストは、エッ
チング液が結局は該レジストを除去してエッチングを行
うのに充分な程度に薄くなる。この様にして、勾配のあ
る道が形成される。勾配のある道を形成する第2の方法
は、酸化物エッチング・ガスにレジスト腐食性の添加物
を使って、道がエッチングされるときにパターンのサイ
ズを大きくする。
【0004】勾配のある道を形成する前記の方法には、
多数の問題がある。第1に、その両方の方法が、制御し
にくい。第2に、これらの方法を使うと、道の勾配が約
60°に限定されるが、それでは、信頼できるステップ
カバレージを得るには不十分である。もっと新しい技術
は、平坦な中間レベル絶縁層を通る勾配の無い道にCV
D(化学蒸着)タングステンを使用する。この方法によ
ると、相互接続層間に信頼できる接点が得られるが、こ
の方法を実行する機械のコストは、多くのアプリケーシ
ョンにおいて百万ドルを上回る。
【0005】
【発明が解決しようとする課題】従って、50°以下の
角度を有する、勾配のある道を適度のコストで提供する
必要が産業に発生している。
【0006】
【課題を解決するための手段】本発明は勾配のある道を
形成する方法を提供するものであり、この方法は、従来
の方法に伴う問題を実質的に解消する。本発明において
は、伝導層を基板上に形成し、該基板及び伝導層の上に
絶縁体層を形成し、該絶縁体層の部分を除去して該絶縁
体を通る該伝導層への道を形成することによって伝導層
への電気接続が設けられる。該絶縁体層は、道の側壁に
勾配が付くこととなる様にスパッタ・エッチングされる
【0007】本発明は、従来技術に比べて幾つかの効果
を有する。第1に、スパッタ・エッチングのプロセスは
45°ないし50°の道勾配を作るが、これは最適の金
属カバレージを与える。第2に、該プロセスは、CVD
タングステン蒸着装置よりは著しく安価な普通の装置で
形成されることが出来る。第3に、スパッタ・エッチン
グのプロセスは、非平面絶縁体層におけるスパッタ・エ
ッチング工程と同時に行われることが出来る。
【0008】本発明と、その効果とを一層完全に理解す
るために、以下添付図面を参照して説明する。
【0009】
【実施例】本発明の好適な実施例は、図1乃至図13を
参照することから良く理解できるが、同一符号は図面の
同じ部分及び対応する部分を示すのに使われている。図
1乃至図3は、導線への道を形成する従来技術の方法を
示す。図1において、導線10は基板12上に形成され
ている。絶縁体層14が基板12及び導線10上に形成
される。共形の酸化物層が導線10上に付けられる。2
本の導線が僅かに離間している所では、裂け目を形成す
ることが出来る。
【0010】図1に示されている「基板」12は、1個
以上の材料層と拡散領域とから成ることが出来るもので
あって、該集積回路の装置がその上に構築されるところ
の最初の半導体基板に限定されるべきものではない。基
板12は、例えば、該装置の中の幾つか又はその全てが
その上に形成された後の半導体ウェーハの表面であるこ
とが出来る。導線10をその上に形成するところの平坦
面を設けるために、基板12を平らにするのが好ましい
。導線10は、例えば、第1レベルの材料相互接続であ
る。その代わりに、導線10は、ドーピングしたポリシ
リコン・ゲート又は語線であってもよい。絶縁体層14
は、典型的には、付着された酸化物層である。
【0011】図2において、金属カバレージを改善する
ために、スパッタ・エッチング技術を使ってステップ1
6に勾配を付ける。図3において、絶縁体層14上にフ
ォトレジスト層20が形成される。絶縁体層14を通し
て導線10へ道22を画定するためにフォトレジスト層
20にパターンが付けられる。レジストを流動させるた
めに該フォトレジスト層は堅焼成され、これによってレ
ジストの厚みが道パターンからの距離と共に増大するこ
とになる。その後、道22が絶縁体層14を通してエッ
チングされる。道22の周辺部でフォトレジスト層20
の厚みが小さくなっているので、幾分勾配のある道22
が形成されるが、参照数字24で示されている角度は一
般に約60°に限定される。道22の形成後に、フォト
レジスト層20は除去され、伝導層25がその上に形成
される。相互接続レベルを形成するために該伝導層はエ
ッチングされる。
【0012】図4乃び図5において、基板12上に形成
された導線10への勾配のある道を形成する本発明の第
1実施例が示されている。説明の目的で、導線10は約
6,000Åの厚みを有するものと仮定する。6,00
0Åの絶縁体層26が導線10と基板12との上に形成
される。実質的に垂直な側壁を有する道28が、絶縁体
層26を通して導線10へエッチングされる。道28は
、周知の写真製版技術によりエッチングされることが出
来る。図1の場合と同様に、絶縁体層26が導線10の
隅の上に形成されるところではステップ30が形成され
る。更に、僅かに離間した導線10間に裂け目32が形
成される。
【0013】図5において、道28を形成するために使
われた写真製版プロセスからフォトレジストを取り除い
た後、該構造に対してスパッタ・エッチングが行われる
。絶縁体層26の約1,500Åを除去するためにスパ
ッタ・エッチングが行われる。図5に見られる様に、ス
テップ30と道28の側壁との両方に該スパッタ・エッ
チングのプロセスから勾配が付く。二酸化ケイ素が絶縁
体層26として使われるとすると、45°の勾配34が
道の側壁に形成される。これは、二酸化ケイ素が45°
のイオン入射角で最大スパッタ達成率を有するので、自
動的に発生する。よって、スパッタ・エンチングされた
二酸化ケイ素層26において垂直な地形的特徴の上に4
5°ファセットが生じる。相互接続レベルを形成するた
めに、その上に伝導層を形成することが出来る。
【0014】本発明のこの面は、従来技術に比べて幾つ
かの利点を与えるものである。第1に、金属ステップ3
0と道28とが同時に所望の勾配にエッチングされるこ
とにより、処理工程数が減る。更に、道28の側壁とス
テップ30との両方が約45°の勾配にエッチングされ
るが、これは、約60°の勾配を作れるに過ぎない従来
の道に勾配を付ける方法に比べて改善されている図6乃
至図8は、スパッタ・エッチングのプロセス中に基板1
2の表面と導線10とを保護する第2絶縁体層を使う本
発明の第2実施例を示す。この実施例では、図6に示さ
れている様に、図4に関連して説明した様に、絶縁体層
36が導線10と基板12との上に形成される。第1絶
縁体層36を通して導線10へ道38を形成するために
、第1絶縁体層36にパターンが付けられてエッチング
される。第2絶縁体層40が構造全体の上に付着される
。上記の例では、導線10と第1絶縁体層36とは各々
6,000Åの厚みを持っているが、第2絶縁体層40
は約2,500Åの厚みを持つことが出来る。
【0015】図7では、第2絶縁体層40の約1,50
0Åを除去するためにスパッタ・エッチングが行われる
。 このスパッタ・エッチングの結果として、第1絶縁体層
36の、ステップ42の点と道38の上側周辺部との部
分が除去されることになる。図8において、第2絶縁体
層40の残りの1,000Åを除去するために、ブラン
ケット酸化物エッチング(又は、その他の適当なエッチ
ング)が使用される。図2a−bに関連して上記した様
に、生じた勾配の角度は約45°である。相互接続レベ
ルがその上に形成されることが出来る。
【0016】本発明のこの実施例は、基板及び/又は導
線10の表面を傷つけたり汚染したりする能力を有する
スパッタ・エッチングのプロセスの間に基板12を保護
する。例えば、導線10が金ワイヤから形成されている
場合には、スパッタ・エッチングのプロセスは導線10
を傷つけるかも知れない。しかし、図6乃至図8のプロ
セスでは、第2絶縁体層40が、このスパッタ・エッチ
ング中に導線10を保護する。第2絶縁体層は、基板1
2上に形成された他の装置も保護する。
【0017】図9乃至図13は、本発明の第3実施例を
示す。この実施例では、第1絶縁体層46は導線10と
基板12との上に形成される。図10に示されている様
に、ステップ48に勾配を付けると共に裂け目50を除
去するために第1絶縁体層46に対してスパッタ・エッ
チングが行われる。第2絶縁体層52は第1絶縁体層4
6の上に形成され、その後、図11に示されている様に
導線10の頂部に合わせて平らにされる。第3絶縁体層
54は、その平らにされた表面上に形成される。第3絶
縁体層54は、前述した測定法を使って、約6,000
Åの厚みを有する。異方性エッチングを使って、第3絶
縁体層54を通して導線10への道56が形成される。 第4絶縁体層58が第3絶縁体層54の上に道56の中
へ形成される。第4絶縁体層58は約2,500Åの厚
みを有する。
【0018】図12に示されている様に、該構造に対し
てスパッタ・エッチングが行われ、その結果として道5
6の側壁に45°の勾配が付く。導線10は、スパッタ
・エッチングのプロセスの全体にわたって第4絶縁体層
58により保護される。図13において、第4絶縁体層
58の残りの部分はプランケット・エッチングプロセス
で除去され、第4絶縁体層の小部分が道の基低部に残る
だけとなる。次に、道は伝導性材料で満たされ、相互接
続の第2層がその上に形成される。本発明のこの面は、
構造から裂け目50が除去されて平らな酸化物面と置換
されるという技術上の利点を提供する。これにより、該
酸化物表面の上に形成された伝導性レベル間に、平らな
相互接続構造が得られる。
【0019】以上のように本発明を詳細に説明したが、
特許請求の範囲の欄に定義されている発明の範囲内で種
々の変更、置換、修正が可能であることが理解されるべ
きである。
【図面の簡単な説明】
【図1】非平面絶縁体層におけるスパッタ・エッチング
工程と、それを通る道を形成する従来技術方法を示す集
積回路の断面側図である。
【図2】非平面絶縁体層におけるスパッタ・エッチング
工程と、それを通る道を形成する従来技術方法を示す集
積回路の断面側図である。
【図3】非平面絶縁体層におけるスパッタ・エッチング
工程と、それを通る道を形成する従来技術方法を示す集
積回路の断面側図である。
【図4】本発明の第1実施例を示す集積回路の断面側図
である。
【図5】本発明の第1実施例を示す集積回路の断面側図
である。
【図6】本発明の第2実施例を示す集積回路の断面側図
である。
【図7】本発明の第2実施例を示す集積回路の断面側図
である。
【図8】本発明の第2実施例を示す集積回路の断面側図
である。
【図9】本発明の第3実施例を示す集積回路の断面側図
である。
【図10】本発明の第3実施例を示す集積回路の断面側
図である。
【図11】本発明の第3実施例を示す集積回路の断面側
図である。
【図12】本発明の第3実施例を示す集積回路の断面側
図である。
【図13】本発明の第3実施例を示す集積回路の断面側
図である。

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】  1個以上の導線への電気的接続を形成
    する方法において、上記導線の上に絶縁体層を形成し、
    上記絶縁体層の部分を除去して、上記絶縁体層を通して
    上記導線への勾配の無い道を形成し、上記絶縁体層をス
    パッタ・エッチングして、上記道の側壁に勾配を付ける
    ようにしたことを特徴とする方法。
  2. 【請求項2】  上記絶縁体層は、二酸化ケイ素層を有
    することを特徴とする請求項1記載の方法。
  3. 【請求項3】  上記スパッタ・エッチングは、水平か
    ら50°未満の勾配を有する道側壁を形成することを特
    徴とする請求項1記載の方法。
  4. 【請求項4】  上記スパッタ・エッチングは、水平か
    ら約45°の勾配を有する道側壁を形成することを特徴
    とする請求項1記載の方法。
  5. 【請求項5】  上記絶縁体層は、第1絶縁体層を有し
    、更に、上記除去ステップ後に上記絶縁体層上に第2絶
    縁体層を形成するステップを有することを特徴とする請
    求項1記載の方法。
  6. 【請求項6】  上記スパッタ・エッチングのステップ
    は、上記第1及び第2の絶縁体層をスパッタ・エッチン
    グするステップを有し、上記スパッタ・エッチングのス
    テップの全体を通じて上記第2層の少なくとも一部によ
    り上記導線が覆われ続けることを特徴とする請求項5記
    載の方法。
  7. 【請求項7】  上記スパッタ・エッチングのステップ
    の後、ブランケット・エッチングを行うステップを更に
    有し、上記導線上残っている上記第2絶縁体層の部分を
    除去することを特徴とする請求項5に記載の方法。
  8. 【請求項8】  上記の絶縁体層を形成するステップは
    、上記導線上にステップ部分を有する共形の絶縁体層を
    形成するステップを有し、上記スパッタ・エッチングの
    ステップによって上記道側壁に勾配を付けると同時に上
    記ステップ部分に勾配を付けることを特徴とする請求項
    1記載の方法。
  9. 【請求項9】  上記の勾配のある道に伝導性材料を形
    成するステップを更に有することを特徴とする請求項1
    記載の方法。
  10. 【請求項10】  上記伝導性材料の上に伝導層を形成
    するステップを更に有することを特徴とする請求項9記
    載の方法。
  11. 【請求項11】  道を形成する方法において、基板上
    に導線を形成し、上記基板及び導線上に第1絶縁体層を
    形成し、上記絶縁体層をスパッタ・エッチングして、導
    線間に形成された上記絶縁体層の裂け目を除去し、上記
    第1絶縁体層上に第2絶縁体層を形成し、上記第1及び
    第2の絶縁体層を平らにし上記の第1及び第2の絶縁体
    層の残っている部分の上に第3絶縁体層を形成し、上記
    第3絶縁体層の部分を除去して該絶縁体層を通して上記
    導線へ道を形成し、上記第3絶縁体層をスパッタ・エッ
    チングして、上記道の側壁に勾配が付けられることを特
    徴とする方法。
  12. 【請求項12】  上記第3絶縁体層をスパッタ・エッ
    チングする上記ステップに先立って、上記第3絶縁体層
    と上記導線の露出している部分との上に第4絶縁体層を
    形成するステップを更に有し、上記導線を保護すること
    を特徴とする請求項11記載の方法。
  13. 【請求項13】  上記第4絶縁体層をエッチングして
    該導線を露出させるステップを更に有することを特徴と
    する請求項12記載の方法。
  14. 【請求項14】  上記スパッタ・エッチングは、50
    °未満の勾配を有する道側壁を形成することを特徴とす
    る請求項11記載の方法。
  15. 【請求項15】  上記スパッタ・エッチングは、約4
    5°の勾配を有する道側壁を形成することを特徴とする
    請求項11記載の方法。
  16. 【請求項16】  上記の勾配のある道に伝導性材料を
    形成するステップを更に有することを特徴とする請求項
    11記載の方法。
  17. 【請求項17】  上記伝導性材料の上に伝導性相互接
    続を形成するステップを更に有することを特徴とする請
    求項16記載の方法。
JP3320550A 1990-12-05 1991-12-04 半導体装置の製造方法 Pending JPH04299844A (ja)

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US07/622674 1990-12-05

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