JPH04298138A

JPH04298138A - ブリッジ・インターフェイス

Info

Publication number: JPH04298138A
Application number: JP3255997A
Authority: JP
Inventors: Dusty L Lutz; ダスティー　リー　ルッツ; Richard E Berry; リチャード　アーネスト　ベリ
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1990-09-13
Filing date: 1991-09-09
Publication date: 1992-10-21
Also published as: EP0475756A1; US5404453A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、標準型通信チップを介
して、ホスト端子を複数の二次端子に結合するインター
フェイスに関する。

【０００２】

【従来の技術】図１は、ＲＳ−４２２ＸＣＵＲ等の通信
チップを介して、複数の二次（Ｓｅｃｏｎｄ．）端子に
結合された、ホスト端子又は主装置（ｐｉｍａｒｙ）を
含む、従来システムを示している。ホスト端子又は主装
置は、例えばＮＣＲ−５２６７会計ワークステーション
（Ｆｉｎａｎｃｉａｌ　　Ｗｏｒｋｓｔａｔｉｏｎ）で
構成することができ、また二次端子は、プリンタ、磁気
カード読取器、キーボードその他で構成することができ
る。主装置はインテル（Ｉｎｔｅｌ）Ｉ８０５１等の、
従来のプロトコルを用いて、ＲＳ−４２２線を介して、
周辺装置即ち二次端子にポーリングする。前記のＮＣＲ
−５２６７はビデオ表示器を有しているが、通信チップ
を介して作動されない。

【０００３】ＮＣＲ−５２６７Ｆｉｎａｎｃｉａｌ　　
Ｗｏｒｋｓｔａｔｉｏｎのエンハンスメント型として、
同一のホスト又は主装置を使用しながら、２人の銀行出
納係が別々のワークステーションを操作できるようにし
たオプションが提供されている。１台の出納係ワークス
テーションに、プリンタ、磁気カード読取器、キーボー
ド等を含む、数台の二次端子（図１参照）備えることが
できる。

【０００４】

【発明が解決しようとする課題】上記システムの問題点
として、２台の出納係ワークステーションを、１台のＮ
ＣＲ−５２６７Ｆｉｎａｎｃｉａｌ　　Ｗｏｒｋｓｔａ
ｔｉｏｎから操作する場合、出納係ワークステーション
に接続させるには、ＮＣＲ−５２６７の基部に設けられ
た３箇所の接続点及びＷｏｒｋｓｔａｔｉｏｎと連動す
るプラグインボードに設けられた３箇所の接続点で構成
される６箇所の接続点が必要であった。この解決策とし
て、システムにリピータを設置したが、コストの削減を
図るべく、リピータをシステム内に収容すると、二次端
子から出されるダーティー（ｄｉｒｔｙ）信号又はノイ
ズを含むダーティー信号が、主装置内に侵入するため、
この解決策は満足できるものではなかった。また、デザ
インの点から見て、主装置の外側にあるものは全て、主
装置の内側にあるものとは切り離すことにより、ノイズ
発生および電磁干渉（ＥＭＩ）を最少にする方が良いこ
とからして、これは得策とは言えない。二次端子へのケ
ーブルは、アンテナの役目をして、ノイズを拾い上げる
。

【０００５】

【課題を解決するための手段】本発明は、主装置又はホ
スト端子内に設けたブリッジインターフェイスを介して
、第１・第２ワークステーションに行くように信号をふ
り分けることで、上記の問題点を回避している。上記の
様な「ダーティー（ｄｉｒｔｙ）」信号ではなく「クリ
ーン（ｃｌｅａｎ）」信号を増幅する。本発明によるブ
リッジインターフェイスは、主装置と、関連する二次端
子が結合された通信チップとの間のブリッジの役目をす
る。各通信チップは、所定数の二次端子を駆動すること
ができるが、ブリッジインターフェイスを用いると、シ
ステムにさらに分岐又は一連の二次端子を追加すること
ができる。

【０００６】本発明の第１実施態様によると、コントロ
ーラを内蔵したホスト端子、少なくとも第１ブリッジイ
ンターフェイス及び第２ブリッジインターフェイス、前
記第１・第２　ブリッジインターフェイスを前記コント
ローラに結合する結合手段、複数の第１二次端子、及び
該二次端子を前記第１ブリッジインターフェイスに結合
する第１データリンク、及び複数の第２二次端子、及び
該二次端子を前記第２ブリッジインターフェイスに結合
する第２データリンクから成り、前記第１及び第２ブリ
ッジインターフェイスが、夫々前記コントローラが、前
記複数の第１・第２二次端子の何れの端子にもメッセー
ジを送れる様にした、通信チップを内蔵していることを
特徴とするシステムが提供されている。

【０００７】本発明の第２実施態様によると、コントロ
ーラと、データリンク上の複数端子とをインターフェイ
スする回路であって、通信チップを前記データリンクに
結合する手段を有する通信チップ、前記コントローラか
らの送信要求に応答して、スタートサイクル信号を発生
する聴取手段、及び前記コントローラから、前記通信チ
ップを介して前記複数端子に、妥当メッセージを送信す
る送信期間を限定する期間限定手段であって、前記スタ
ートサイクル信号で、前記送信期間を開始し、エンドサ
イクル信号で前記送信期間を終了する様にした手段から
成り、前記コントローラから前記通信チップに至る送信
／制御線に頼らずに、前記エンドサイクル信号で、前記
通信チップを介する前記妥当メッセージの送信を終了で
きる様にしたことを特徴とするインターフェイス回路が
提供されている。

【０００８】

【実施例】図２は、ホスト端子又は主装置（１２）及び
複数のブリッジインターフェイス（以後ブリッジとする
）（１４）（１６）（１８）から成る本発明によるシス
テム（１０）の好適実施例を示す概略図である、ブリッ
ジ（１４）等の各ブリッジは、データリンクを介して結
合された複数の二次端子（Ｓｅｃｏｎｄ）を有している
。例えば、二次端子（２０）（２２）（２４）（２６）
は、データリンク（２８）を介して、ブリッジ（１４）
に結合されている。二次端子（２０）（２２）（２４）
（２６）については、それぞれ、キーボード、磁気スト
ライプリーダ、プリンタ及び数字キーパッドで構成する
ことができる。異なる用途に対しては異なる端子を選択
できることは勿論である。二次端子（２０）（２２）（
２４）（２６）をまとめて、Ｔｅｌｌｅｒ　　Ｓｔａｔ
ｉｏｎ　　Ｎｏ．１とすることができる。

【０００９】これに対応して、データリンク（３８）を
介して、ブリッジ（１６）に結合された二次端子（３０
）（３２）（３４）（３６）で、Ｔｅｌｌｅｒ　　Ｓｔ
ａｔｉｏｎ　　Ｎｏ．２を構成することができる。Ｔｅ
ｌｌｅｒ　　Ｓｔａｔｉｏｎ　　Ｎｏ．１及びＮｏ．２
は、ブリッジ（１４）（１６）を介して、同一の主装置
（１２）に結合されている。本実施例では、ブリッジ（
１４）（１６）（１８）は、それぞれ、従来のＲＳ−４
２２ＸＣＵＲトランシーバチップを有しており、またデ
ータリンク（２８）（３８）（４０）については、Ｉｅ
ｎｔｅｌ　　Ｉ８０５１プロトコルを用いる、ＲＳ−４
２２データリンクで構成することができる、システム（
１０）の伸長性を示すため、ブリッジ（１４）（１６）
（１８）を、それぞれＢｒａｎｃｈ　　Ｎｏ．Ｎｏ．２
及びＮＯ．Ｘとすることができる。ブリッジ（１８）は
、データリンク（４０）を介して結合された、複数の二
次端子を有している。

【００１０】ブリッジ（１４）（１６）（１８）は全て
等価であるため、ブリッジ（１４）に関して説明する。ブリッジ（１４）（図２参照）は、主装置（１２）又は
１台の二次端子（２０）又は（３０）等の、１台の装置
しか任意時間にデータ送信しないという原理に基づいて
設計されている。システム（１０）は、主装置（１２）
が、各二次端子（２０）又は（２２）等に順次にポーリ
ングする様に構成されている。主装置（１２）が、メッ
セージを送る度に、各ブリッジ（１４）（１６）（１８
）はこれを受信し、データリンク（２８）（３８）（４
０）等の、各対応データリンクに伝送する。これにより
、二次端子（２０）又は（３０）等の、特定の二次端子
がメッセージを得る。各ブリッジ（例えば１４）は、二
次端子（２２）又は（２４）等の、１台の二次端子から
、メッセージが送出されたことを聴取し、適切である場
合は、これを主装置（１２）に伝送する。

【００１１】本実施例では、主装置（１２）は、オハイ
オ州デイトンの、ＮＣＲＣｏｐｏｒａｔｉｏｎから市販
されているＮＣＲ−５２６７ＦｉｒａｎｃｉａｌＷｏｒ
ｋｓｔａｔｉｏｎであり、オプションとして、２台の出
納係ワークステーションにサービスできる様にする。プ
ラグインボードを設けることができる。２台の出納係ス
テーションで、ＮＣＲ−５２６７を操作する場合は、Ｗ
ｏｒｋｓｔａｔｉｏｎ　　Ｎｏ．１でビデオ端子を操作
するのに加え、ＷｏｒｋｓａｔｉｏｎＮｏ．２からビデ
オ端子を操作できる様にする目的で、「Ｔｅｌｌｅｒ　
　ＤＯＳ」（ＮＣＲ　　Ｃｏｐｏｒａｔｉｏｎから市販
されている）と称するソフトウェア及びハードウェア付
加事項を利用する。例えばブリッジ（１４）を、ＮＣＲ
−５２６７内の「母型（ｍｏｔｈｅｒ）」ボードに設置
し、ブリッジ（１６）を、Ｔｅｌｌｅｒ　　ＤＯＳが設
置されている同一のプラグインボードに設置することが
できる。ブリッジ（１４）と（１６）とは、主装置（１２）内に
設置されるため、前記の様にアンテナの役目をするデー
タリンク（２８）（３８）（４０）が拾い上げるノイズ
を拾い上げない。

【００１２】図２に示すシステム（１０）のその他の利
点を説明する。主装置（１２）に関する限り、主装置（
１２）は、複数の通信チップに話しかけ（ｔａｌｋｉｎ
ｇ）ても、１台の通信チップ（例えばブリッジ（１４）
内に設置されている）にしか通信又は「話しかけ（ｔａ
ｌｋｉｎｇ）」ていない様に見える。これは主装置（１
２）に修正を加える必要がないことを意味する。ブリッジ（１４）（１６）（１８）が、主装置（１２）
内に設けられているため、主装置（１２）内では「クリ
ーン（ｃｌｅａｎ）」信号だけが処理される。ブリッジ
（１４）等の各ブリッジは、所定数の二次端子しか駆動
できないが、図２に示すシステム（１０）では、さらな
るブリッジを追加することによって、ブリッジ（１８）
に結合された二次端子に関して示す様に、さらなる二次
端子群を駆動できる。主装置（１２）は、リンク（４２
）（４３）を介して、各ブリッジ（１４）（１６）（１
８）に結合されている。図１に示す従来システムでは、
主装置から通信チップにかけて、送／受信制御線を追加
しなければならない。

【００１３】図３及び図４は、図２に示したブリッジ（
１４）の詳細図であり、ブリッジ（１４）に含まれる種
々の素子が識別されている。上記の様に、システム（１
０）は、主装置（１２）又は１台の二次端子（例えば端
子（２０））だけが、任意時に「話しかけ（ｔａｌｋ）
」る様に設計されている。事実上、ブリッジ（１４）は
、何れかの側、即ち主装置（１２）又はその二次端子中
の１台を聴取し、一側送信時に他側にメッセージを送信
する。

【００１４】ブリッジ（１４）において、聴取手段は、
図４に示すフリップフロップ（４４）（４６）で構成さ
れている。フリップフロップ（４４）は、主装置（１２
）からの送信信号（ＰＲＩＭ　　ＴＸＤ）を聴取し、フ
リップフロップ（４６）は、一方の二次端子（２０）又
は（２２）（図２参照）からの送信信号（ＳＥＣＯＮＤ
ＴＸＤ）を聴取する。上記のＩｎｔｅｌ　　Ｉ８０５１
プロトコルを用いると、ＰＲＩＭ　　ＴＸＤ信号線及び
ＳＥＣＯＮＤ　　ＴＸＤ信号線は、高レベルで突き、一
方の信号が活性化すると、関連線が低レベルに下がる。例えば、主装置（１２）が送信したい場合は、ＰＲＩＭ
　　ＴＸＤ信号を出してフリップフロップ（Ｆ／Ｆ）（
４４）のピンを低レベルにする。Ｆ／Ｆ（４４）はプリ
セット型である。即ち、そのＱ出力が上昇して高レベル
になり、そのＱ／（Ｑバー）が低下して低レベルになる
ことを意味する。ＡＮＤゲート（４８）の入力側が低レ
ベルになると、その出力側に低レベル信号（ＳＴＡＲＴ
ＣＹＣＬＥ／）が出され、この信号を用いて、カウンタ
（５０）（５２）（図３参照）がカウントを開始できる
様にすることにより、主装置からのメッセージ終了時を
決定する。

【００１５】上記実施例において、カウンタ（５０）（
５２）（図３参照）は、前記のＳＴＡＲＴＣＹＣＬＥ／
信号で条件付けされると、２３０．４ｋＨｇの速度でイ
ンクリメントされる。ＮＡＮＤゲート（５４）はカウン
タ（５０）（５２）の出力を復合するデコーダの役目を
し、所定カウント（本実施例では７２）到達時にＥＮＤ
ＣＹＣＬＥ／信号を発生し、これにより、メッセージ終
了信号が出され、主装置（１２）から二次端子（例えば
端子（２０））に送信される。ＮＡＮＤゲート（５４）
から出されたＥＮＤＣＹＣＬＥ／信号は、トライステー
トゲート（５６）に送られる。トライステートゲート（
５６）は、該信号に条件付けをし、発振器（５８）から
出されたクロックパルスが、該ゲートを介して、Ｆ／Ｆ
（４４）のピンＮＯ．３に入り、Ｆ／Ｆ（４４）をクリ
ヤすることにより、メッセージの送信を終了できる様に
する。事実上、カウンタ（５０）（５２）、発振器（５
８）、及びＮＡＮＤゲート（５４）は、通信チップ（６
０）に亘ってメッセージを送る送信期間を決定する手段
の役目をする。トライステートゲート（５６）へのピン
ＮＯ．１は、該ゲートの制御信号であり、ピンＮＯ．１
が低レベルになる度に、ピンＮＯ．２上にあるものは何
でもそのピンＮＯ．３に伝送される。またピンＮＯ．１
が高レベルになる度に、ゲート（５４）は３状態になる
が、これは、ピンＮＯ．３がプルアップ抵抗器（Ｒ１）
で高レベルに保持されているため、ピンＮＯ．２上に何
が来てもかまわないことを意味する。即ち、プルアップ
抵抗器（Ｒ１）は、ピンＮＯ．１上の信号が高レベルに
ある場合、ゲート（５６）を確実に不活性状態にする。

【００１６】ＰＲＩＭ　　ＴＸＤ信号は、ＳＴＡＲＴＣ
ＹＣＬＥ／信号を出したＦ／Ｆ（４４）に送られ、Ｆ／
Ｆ（４４）のＱ出力（ＥＣＯＮＤ　　ＲＥ／）を介して
、通信チップ（６０）（以後Ｃ／チップ（６０）とする
）に条件付けする。本実施例で使用するＣ／チップ（６
０）は、ＲＳ４２２トランシーバであるが、同様の制御
線を備えるその他の通信チップも使用できる。上記の様
に条件付けすると、主装置（１２）からのメッセージを
、Ｃ／チップ（６０）へのＰＲＩＭ　　ＴＸＤ入力を介
して二次端子（例えば２０又は２２）に送ることができ
る。

【００１７】メッセージ（６２）の形式は、図５に示す
通りであるが、これは前記のＩｎｔｅｌ　　Ｉ８０５１
プロトコルを用いるものである。メッセージ（６２）は
、８データビット（Ｄ０）乃至（Ｄ７）に先行するスタ
ートビット（ＳＴＲＴ）により、低レベル（高レベルか
ら）で始まる。第８データビット（Ｄ７）の後には謹聴
（ＷＫＵＰ）ビット及びＳＴＯＰビットが来る。データ
ビットは、送信中の特定データに応じた、二進数１又は
０である。

【００１８】上記とは別に、前記のＩｎｔｅｌプロトコ
ルの先頭に「着座（ｓｉｔ）」する追加のプロトコルが
ある。例えば、Ｉｎｔｅｌプロトコルの上に来る、従来
の標準型周辺インターフェイスプロトコル（Ｓｔａｎｄ
ａｒｄ　　Ｐｅｒｉｐｈｅｒａｌ　　Ｉｎｔｅｒｆｏｅ
ｅ　　Ｐｒｏｔｏｃｏｌ）（ＮＣＲ　　Ｃｏｒｐ．から
市販されている）があるが、主装置（１２）から出され
るこの追加プロトコルはメッセージを送るべき二次端子
（２０）又は（２２）等のアドレスを示す。選択された
二次端子は、後続メッセージを受け入れる準備をする。ただし、この実施態様は、従来通りであるため、その詳
細は省略する。これらの種々のその他プロトコルはブリ
ッジ（１４）に対して即応性（ｔｒａｎｓｐａｒｅｎｔ
）がある。ブリッジ（１４）は、ＳＴＡＲＴビットを見
ると、送信し始め、本質的に、メッセージ（６２）中の
ＳＴＯＰビットの中ほどまでカウントすると、送信を停
止する。

【００１９】本実施例で使用する。特定変調速度は、３
１２５０ビット／秒であり、３２マイクロ秒のビット時
間、及び３５２マイクロ秒のメッセージ時間（ＳＴＡＲ
Ｔビットの開始からＳＴＯＰビットの終了まで）になる
。発振器（５４）の周波数を変えることにより、特定ブ
リッジ（例えば１４）を、別の変調速度に対して使用す
ることができる。最適周波数は、次式によって計算され
る。

【００２０】Ｆ＝７２１Ｔただし、Ｆ＝発振器周波数、及びＴ＝ＳＴＡＲＴビット
からＳＴＯＰビット途中に至る時間。

【００２１】主装置（１２）からのＳＴＡＲＴビットを
検出すると、約３３０マイクロ秒後に発生するＳＴＯＰ
ビットの途中まで全分岐（１）（２）（図２）にメッセ
ージが送信される。プルアップ抵抗器（例えばＲ３）及
びプルダウン抵抗器（例えばＲ４）（図４）は、ブリッ
ジ（１４）（１６）（１８）内の関連Ｃ／チップ（６０
）が作動不能状態になった後も、ＳＴＯＰビットが確実
に継続される様にする。

【００２２】二次端子（例えば（２０））が、主装置（
１２）へ送信するべくポーリングされた後に、主装置（
１２）へのデータ送信を希望すると、以下の事象が順次
発生する。Ｆ／Ｆ（４６）は、空転し、Ｃ／チップ（６
０）は二次側又は二次端子（例えば（２０））から、デ
ータ聴取する。Ｆ／Ｆ（４６）が空転している時間は、
ピン（１）がＦ／Ｆ（４６）のＱ／出力によって高レベ
ルに保たれているため、主装置（１２）には、トライス
テートゲート（６４）を介してデータ送信されない。Ｃ
／チップ（６０）が、二次端子からのスタートビットを
検出すると、信号ＳＥＣＯＮＤ　　ＴＸＤ（ピン（１１
）は、高レベルから低レベルに変化する。低レベルにな
ったＳＥＣＯＮＤ　　ＴＸＤ信号は、Ｆ／Ｆ（４６）の
ピン（１０）に送られて、これをプリセットする。Ｆ／
Ｆ（４６）がプリセットされるとそのＱ／出力は、高レ
ベルから低レベルに変化し、トライステートゲート（６
４）が、二次端子（例えば（２０））から、主装置（１
２）にデータ送信できる様にする。トライステートゲー
ト（６４）が条件付けされると、データは、トライステ
ートゲート（６４）を介してＣ／チップ（６０）のピン
（１）を通り、主装置（１２）に伝送される。

【００２３】また、Ｆ／Ｆ（４６）のＱ／出力は、ＡＮ
Ｄゲート（４８）に条件付けをし、Ｆ／Ｆ（４４）に関
して以前に説明したＳＴＡＲＴ　　ＣＹＣＬＥ／信号を
出すが、この信号により、カウンタ（５０）（５２）は
、カウントを開始する。所定のカウント（本実施例では
７２）に達すると、ＮＡＮＤゲート（５４）（デコーダ
の役目をする）は、ＥＮＤＣＹＣＬＥ／信号を出す。カ
ウント７２に関して説明したこの時間間隔は、３１２．
５マイクロ秒に相当し、ＳＴＡＲＴ信号開始後に始まり
、図４に示すメッセージ（６２）のＳＴＯＰビットのほ
ぼ中間で終わる。ＥＮＤＣＹＣＬＥ／ビットは、トライ
ステートゲート（５６）に条件付けをし、Ｆ／Ｆ（４６
）を、空転又は聴取モードに戻す。空転モードでは、ト
ライステートゲート（６４）を介して、主装置（１２）
にデータ送信されない。プルアップ抵抗器（Ｒ５）は、
トライステートゲート（６４）が作動不能になった後、
ＳＴＯＰビットが確実に主装置（１２）に継続される様
にする。

【００２４】送信メッセージは、データリンク（２８）
（３８）を介して、関連する二次端子（例えば（２０）
及び（３０））に渡される。データリンク（２８）と（
３８）とは、差動通信型の従来の二導体式リンク（図４
に示す様にＤａｔａＡ及びＤａｔａＢ）である。本質的
に、この種の通信方式では、同一信号を、常に対向する
２つの変体で表わす。

【００２５】図６は、ブリッジ（１４）をリピータとし
て使用したシステム（６６）を示している。本システム
（６６）では、主装置（１２）は、データリンク（７２
）を通じ、Ｃ／チップ（６０）を介して二次端子（６８
）（７０）に結合されている。二次端子の数が多くなり
、データリンク（７２）が極めて長くなった場合に、本
システム（６６）を使用することができる。データリン
ク（７２）は、図２に示したデータリンク（２８）（３
８）と類似している。ブリッジ（１４−１）は、図３及
び図４に示すＣ／チップ（６０）と類似する、Ｃ／チッ
プ（６０）を内蔵しており、二次端子（７４）と（７６
）とは、データリンク（２８）と類似するデータリンク
（７８）を介して、ブリッジ（１４−１）に結合されて
いる。図６に示すブリッジ（１４−１）は、図３及び図
４に示すブリッジ（１４）と等価である。従って、ブリ
ッジ（１４−１）をデータリンク（７２）に結合するＣ
／チップ（６０−１）間の関連接続を識別するには、少
数の信号についてだけ説明すれば良いＣ／チップ（６０
−１）は、Ｃ／チップ（６０）と等価である。

【００２６】Ｃ／チップ（６０−１）をブリッジ（１４
−１）（図６参照）に結合する際の関連接続は以下の通
りである。Ｃ／チップ（６０−１）の「受信データ（Ｒ
ｅｃｅｉｖｅ　　Ｄａｔａ）端子（ピン１）は、ブリッ
ジ（１４−１）のＦ／Ｆ（４４）のピン４（ＰＲＩＭ　
　ＴＸＤ）に接続されている。Ｃ／チップ（６０−１）
の「送信データ（Ｔｒａｎｓｍｉｔ　　Ｄａｔａ）」信
号（ピン４）は、ブリッジ（１４−１）のトライステー
トゲート（６４）のピン３（ＰＲＩＭ　　ＴＸＤ）に接
続されている。最後にＣ／チップ（６０−１）の「受信
可能（ＲｅｃｅｉｖｅＥｎａｂｌｅ）／」信号（ピン２
及び３）は、ブリッジ（１４−１）に関連するＦ／Ｆ（
４６）のＱ出力端（ピン９）に接続されている。これら
の接続は、Ｃ／チップ（６０−１）を制御して、ブリッ
ジ（１４−１）が空転し、データリンク（７２）を介す
る送信を聴取し、送信が存在する場合に、データリンク
（７８）上にこれを送り返す様にする。データリンク（
７８）に送信が行われると、上記の接続により、ブリッ
ジ（１４−１）は、データリンク（７２）への送信を反
復することができる。

【００２７】図１に示す従来システムでは、主装置はさ
らに、Ｃ／チップを介して送信中のデータの流れを制御
する。送／受信制御線（図示せず）を介して、ＲＳ−４
２２Ｃ／チップに結合されている。図２に示すシステム
（１０）、及び図６に示すシステム（６６）では、発振
器（５８）、カウンタ（５０）（５２）及びＮＡＮＤゲ
ート（５４）に関して示した送信期間が、Ｃ／チップ（
６０）にわたって、メッセージを送出する期間を決定す
る。メッセージは、主装置（１２）から各Ｃ／チップ（
６０）に至る送受信制御線を使わずに、Ｃ／チップに亘
って送出される。例えば、送受信制御線が、システム（
１０）の各Ｃ／チップに接続されているとすると、主装
置は、例えば何れ（２０又は３０）の二次端子が主装置
（１２）にデータ送信していたかを見分けることができ
ない。

【００２８】

【発明の効果】本発明によると、主装置間に、ブリッジ
インターフェイスを設けることにより、信号を、各ステ
ーションに振り分けて、以下発生及び電磁干渉を最少に
することができると共に、送／受信制御線に依存せずに
、１台の主装置から、複数の端子中の何れをも操作する
ことができる。

【図面の簡単な説明】

【図１】標準型通信チップを介して、複数の二次端子に
接続されたホスト端子又は主装置を示す、従来システム
の概略図である。

【図２】主装置又はホスト端子、前記主装置に結合され
た複数のブリッジインターフェイス、及び各ブリッジイ
ンターフェイスに結合された複数の二次端子を示す。本
発明好適実施例の概略図である。

【図３】第２図に示すブリッジインターフェイスの詳細
図である。

【図４】第３図と同様の詳細図である。

【図５】第２図に示すシステムで使用されるメッセージ
の形式を示す概略図である。

【図６】本発明によるインターフェイスを、リピータと
して使用するシステムを示す概略図である。

【符号の説明】

（１０）　　　　システム（１２）　　　　ホスト端子（主装置）（１４）（１４
−１）（１６）（１８）　　　　ブリッジインタフェイ
ス（２０）（２２）（２４）（２６）　　　　二次端子（
２８）　　　　データリンク（３０）（３２）（３４）（３６）　　　　二次端子（
３８）（４０）　　　　データリンク（４２）（４３）
　　　　リンク（４４）（４６）　　　　フリップフロップ（４８）　
　　　ＡＮＤゲート（５０）（５２）　　　　カウンタ（５４）　　　　ＮＡＮＤゲート（５６）　　　　トライステートゲート（５８）　　　
　発振器（６０）（６０−１）　　　　通信チップ（６２）　　
　　メッセージ（６４）　　　　トライステートゲート（６６）　　　
　システム（６８）（７０）（７４）（７６）　　　　二次端子（
７２）（７８）　　　　データリンク（Ｒ）　　　　　
　抵抗器

Claims

【特許請求の範囲】

【請求項１】　　コントローラを内蔵するホスト端子、
少なくとも第１のブリッジインターフェイスと第２のブ
リッジインターフェイス、前記第１・第２ブリッジイン
ターフェイスを前記コントローラに結合する結合手段、
複数の第１二次端子と、前記二次端子を前記第１ブリッ
ジインターフェイスに結合する第１データリンク、及び
複数の第２二次端子と、前記二次端子を、前記第２ブリ
ッジインターフェイスに結合する第２データリンクから
成り、前記第１・第２ブリッジインターフェイスがそれ
ぞれ、前記コントローラが、前記第１・第２複数二次端
子内の何れかの一端子にメッセージを送れる様にする、
通信チップを内蔵していることを特徴とするシステム。
【請求項２】　　コントローラと、データリンク上の複
数端子とをインターフェイスする回路であって、通信チ
ップを前記データリンクに結合する手段を有する通信チ
ップ、前記コントローラからの送信要求に応答して、ス
タートサイクル信号を発する聴取手段、及び前記コント
ローラから、前記通信チップを介して、前記複数端子に
、妥当メッセージが送信される、送信期間を限定する期
間決定手段であって、前記スタートサイクル信号で、前
記送信期間を開始し、エンドサイクル信号で、前記送信
期間を終了する様にした手段から成り、前記コントロー
ラから前記通信チップに至る送信／制御線に依存せずに
、前記エンドサイクル信号で、前記通信チップを介する
前記妥当メッセージの送信を終了する様にしたことを特
徴とする回路。