JPH0429247B2 - - Google Patents

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JPH0429247B2
JPH0429247B2 JP56137237A JP13723781A JPH0429247B2 JP H0429247 B2 JPH0429247 B2 JP H0429247B2 JP 56137237 A JP56137237 A JP 56137237A JP 13723781 A JP13723781 A JP 13723781A JP H0429247 B2 JPH0429247 B2 JP H0429247B2
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circuit
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switching
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00Networks using time-varying elements, e.g. N-path filters
    • H03H19/004Switched capacitor networks

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 この発明は、例えば電子フイルタ、音声認識回
路、音声合成回路等に用いられるスイツチドキヤ
パシタ積分器に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a switched capacitor integrator used, for example, in electronic filters, speech recognition circuits, speech synthesis circuits, etc.

第1図はスイツチドキヤパシタ回路の基本回
路、第2図はその等価回路を示す。第1図におい
て、切換スイツチSの第1接点aは入力端子11
に、また第2接点bは出力端子12に、また共通
接続点cはキヤパシタCSを介して接地端にそれぞ
れ接続されている。上記入力端子11、出力端子
12には対接地電位Vi,Vpが加えられ、前記ス
イツチSは1秒間にS回切り換えられる。いま、
第1図aに示すようにスイツチSが入力端子11
側に接続されたとき、キヤパシタCSに充電される
電荷Q1は「Q1=CS・Vi」となる。次に第1図b
に示すようにスイツチSが出力端子12側に接続
されると、キヤパシタCSの電荷Q2は「Q2=CS
Vp」となる。従つてスイツチSが入力端子11
側から出力端子12側へ切り換わる一連の動作に
より、入力端子11から出力端子12へΔQの電
荷が移動したと考えられる。
FIG. 1 shows the basic circuit of a switched capacitor circuit, and FIG. 2 shows its equivalent circuit. In FIG. 1, the first contact a of the changeover switch S is the input terminal 11.
The second contact point b is connected to the output terminal 12, and the common connection point c is connected to the ground terminal via the capacitor CS . Ground potentials Vi and Vp are applied to the input terminal 11 and output terminal 12, and the switch S is switched S times per second. now,
As shown in FIG. 1a, switch S is connected to input terminal 11.
When connected to the side, the charge Q 1 charged in the capacitor C S becomes "Q 1 = C S ·V i ". Next, Figure 1b
When the switch S is connected to the output terminal 12 side as shown in the figure, the charge Q 2 of the capacitor C S becomes ``Q 2 = C S
V p ”. Therefore, switch S is input terminal 11
It is considered that the charge of ΔQ was moved from the input terminal 11 to the output terminal 12 by a series of operations of switching from the side to the output terminal 12 side.

ΔQ=Q1−Q2=CS(Vi−Vp) ……(1) スイツチSは毎秒S回切り換わるので、入力端
子11から出力端子12への平均電流iとして、 i=ΔQ・S=CS(Vi−VpS ……(2) が流れることになる。
ΔQ=Q 1 −Q 2 =C S (V i −V p ) ...(1) Since the switch S switches S times per second, the average current i from the input terminal 11 to the output terminal 12 is expressed as i=ΔQ・S = C S (V i −V p ) S ...(2) will flow.

スイツチSの切換え周波数Sが電圧Vi,Vpの周
波数より充分大きければ、電流iはVi,Vpの瞬
時値で定まる電流に等しくなり、第1図の回路は
第2図に示すように入力端子11、出力端子12
間に抵抗Rが接続された回路と等価になる。ここ
で、 R=Vi−Vp/i=1/CSS ……(3) である。
If the switching frequency S of the switch S is sufficiently larger than the frequency of the voltages V i and V p , the current i becomes equal to the current determined by the instantaneous values of V i and V p , and the circuit of FIG. 1 becomes as shown in FIG. Input terminal 11, output terminal 12
This is equivalent to a circuit with a resistor R connected between them. Here, R=V i −V p /i=1/ CS · S (3).

すなわち、上記のようにキヤパシタCSをスイツ
チングすることにより等価的に抵抗Rを得ること
がスイツチドキヤパシタ回路であり、この等価抵
抗を使つて積分器を構成したものがスイツチドキ
ヤパシタ積分器である。
In other words, a switched capacitor circuit is equivalent to obtaining a resistance R by switching the capacitor C S as described above, and a switched capacitor integrator is an integrator constructed using this equivalent resistance. It is.

第3図は演算増幅器31を使つてミラー積分器
を示しており、この入出力特性が次式で与えられ
ることは良く知られている。
FIG. 3 shows a Miller integrator using an operational amplifier 31, and it is well known that its input/output characteristics are given by the following equation.

Vp/Vi=−1/S・RS・Cf ……(イ) Vi:入力電圧 Vp:出力電圧 RS:入力端子11と演算増幅器31の反転入
力端(−)との間に接続された入力抵抗 SS:演算増幅器31の出力端と反転入力端
(−)との間に接続されたキヤパシタ なお、第3図中VDD,VSSは電源であり、演算
増幅器31の非反転入力端(+)は接地されてい
る。
V p /V i =-1/S・R S・C f ...(a) Vi : Input voltage V p : Output voltage R S : Between the input terminal 11 and the inverting input terminal (-) of the operational amplifier 31 Input resistance S S connected between: Capacitor connected between the output terminal of the operational amplifier 31 and the inverting input terminal (-) Note that V DD and V SS in FIG. 3 are power supplies, and the operational amplifier 31 The non-inverting input terminal (+) of is grounded.

第4図は第3図の抵抗RSの代わりにスイツチ
ドキヤパシタ回路41を用いて構成されたミラー
積分器を示しており、入出力特性は前式(4)のRS
に前式(3)のRを代入したものとなる。
FIG. 4 shows a Miller integrator configured using a switched capacitor circuit 41 instead of the resistor R S in FIG.
This is obtained by substituting R in the previous equation (3) into .

Vp/Vi=−S/S(Cf/CS) ……(5) つまり第4図のミラー積分器は、入出力特性が
キヤパシタCSとCfの容量比およびスイツチSの切
換周波数Sの関数、特に周波数Sの一次式となつ
ている。このため、周波数Sに比例して積分時定
数を変化させ得ることを示しており、第4図のミ
ラー積分器をフイルタの構成単位として用いれば
フイルタリング周波数を切換周波数Sに比例して
変えることが可能となる。
V p /V i = - S /S (C f /C S ) ...(5) In other words, the input/output characteristics of the Miller integrator shown in Fig. 4 are determined by the capacitance ratio of capacitors C S and C f and the switching of switch S. It is a function of frequency S , especially a linear expression of frequency S. This shows that the integration time constant can be changed in proportion to the frequency S , and if the mirror integrator shown in Figure 4 is used as a filter unit, the filtering frequency can be changed in proportion to the switching frequency S. becomes possible.

一方、第5図は第4図と等価なミラー積分器を
示しており、スイツチドキヤパシタ回路50を等
価的に負の抵抗値を有する負性抵抗として用いた
ものである。このスイツチドキヤパシタ回路50
は、2個の切換スイツチS1,S2によりキヤパシタ
CSの両端を同時に切換えるように構成されてい
る。すなわち、第1の切換スイツチS1の第1接点
a1が入力端子11に、また、第2の切換スイツチ
S2の第1接点a2が演算増幅器31の反転入力端
(−)に接続され、上記スイツチS1,S2の第2接
点b1,b2は一括されて基準電源Vref(本例では接
地電位)に接続されている。
On the other hand, FIG. 5 shows a Miller integrator equivalent to that shown in FIG. 4, in which a switched capacitor circuit 50 is used as a negative resistance having an equivalent negative resistance value. This switched capacitor circuit 50
The capacitor is controlled by two changeover switches S 1 and S 2 .
It is configured to switch both ends of C S simultaneously. That is, the first contact of the first changeover switch S1
a 1 to input terminal 11, and the second changeover switch
The first contact a 2 of S 2 is connected to the inverting input terminal (-) of the operational amplifier 31, and the second contacts b 1 and b 2 of the switches S 1 and S 2 are connected together and connected to the reference power supply V ref (in this example is connected to ground potential).

いま、a図に示すように切換スイツチS1が第1
接点a1側に、スイツチS2が第2接点b2側に接続さ
れているとき、スイツチドキヤパシタCSの両端に
は電位差「Vi−Vref」が印加されるため次式に示
すような電荷Qaが充電される。
Now, as shown in figure a, selector switch S1 is set to
When the contact A1 side is connected to the second contact B2 side, and the switch S2 is connected to the second contact B2 side, a potential difference "V i −V ref " is applied to both ends of the switched capacitor C S , so the following equation shows: A charge Q a is charged.

Qa=CS(Vi−Vref) 次に、b図に示すように切換スイツチS1が第2
接点b1側に、スイツチS2が第1接点a2側に接続さ
れると、キヤパシタCSの両端には電位差「Vref
Vi」が印加されるため、電荷量Qbは次式で示さ
れる。
Q a = C S (V i - V ref ) Next, as shown in figure b, the changeover switch S 1 switches to the second
When the switch S 2 is connected to the contact b 1 side and the first contact a 2 side, a potential difference “V ref
V i ” is applied, the amount of charge Q b is expressed by the following equation.

Qb=CS(Vref−Vi′) ここで、Vi′は演算増幅器31の反転入力端(−)
の電圧である。
Q b = C S (V ref −V i ′) Here, V i ′ is the inverting input terminal (−) of the operational amplifier 31
voltage.

したがつて、この時の電荷の移動量ΔQは、 ΔQ=−(Qa−Qb) =−CS(Vi+Vi′−2Vref) ……(6) である。なお、上式に負符号が付いたのは、a図
のスイツチング状態では電位Vi側から電位Vref
に電流が流れると仮定したのに対し、b図スイツ
チング状態では電位V′i側から電位Vref側に向か
つて電流が流れるためである。演算増幅器31に
おける反転入力端(−)は、電位Vrefに仮想接地
されるようにこの演算増幅器31が働くため、
「V′i=Vref」とおくと、前式(6)は、 ΔQ=−CS(Vi−Vi′) ……(7) となり、スイツチS1,S2が1秒間にS回切換られ
て、a図,b図に示したスイツチング状態を繰り
返すときに電流Iは、 I=ΔQ・S=−CS(Vi−V′iS ……(8) となる。したがつて、このスイツチドキヤパシタ
回路50による等価抵抗Rは、 R=Vi−V′i/I=−1/CSS ……(9) となり、前式(3)と比較すれば、このスイツチドキ
ヤパシタ回路50が負性抵抗として働くことが理
解できる。
Therefore, the amount of charge movement ΔQ at this time is ΔQ=−(Q a −Q b )=−C S (V i +V i ′−2V ref ) (6). The reason for the negative sign in the above equation is that in the switching state shown in figure a, it is assumed that the current flows from the potential V i side to the potential V ref side, whereas in the switching state shown in figure b, it is assumed that the current flows from the potential V′ i side. This is because a current flows toward the potential V ref side. Since the operational amplifier 31 operates so that the inverting input terminal (-) of the operational amplifier 31 is virtually grounded to the potential V ref ,
If we set “V′ i =V ref ”, the previous equation (6) becomes ΔQ=−C S (V i −V i ′) ……(7), and the switches S 1 and S 2 increase S in one second. When the switching state shown in figures a and b is repeated, the current I becomes I=ΔQ· S =−C S (V i −V′ i ) S (8). Therefore, the equivalent resistance R due to this switched capacitor circuit 50 is R=V i −V′ i /I=−1/C SS (9), which is compared with the previous equation (3). For example, it can be understood that this switched capacitor circuit 50 functions as a negative resistance.

ところで、第4図、第5図に示したように、ミ
ラー積分器として用いられるスイツチドキヤパシ
タ積分器は、演算増幅器用電源VDD,VSSのため
2個の端子および基準電源Vref(接地)用の1個
の端子を必要とする。したがつて、このようなス
イツチドキヤパシタ積分器を二電源(VDD,VSS
使用形の通常のランダムロジツクと混在させるに
は、電源端子を一端子増やす必要が生ずる。
By the way, as shown in FIGS. 4 and 5, the switched capacitor integrator used as a mirror integrator has two terminals for the operational amplifier power supplies V DD and V SS and a reference power supply V ref ( Requires one terminal for grounding. Therefore, such a switched capacitor integrator can be used with two power supplies (V DD , V SS ).
In order to mix it with the normal random logic used, it becomes necessary to add one more power supply terminal.

しかしながら、電源端子を増やすことは、特に
集積回路においては致命的である。つまり集積回
路設計においては、設計期間の長期化および集積
回路のチツプ面積の増大、三電源端子のためのパ
ターン設計の難しさを招来し、またプリント板実
装時における電源増幅加はプリント板設計を難し
くし、且つコストの大幅な上昇をみることになる
わけである。
However, increasing the number of power supply terminals is fatal, especially in integrated circuits. In other words, in integrated circuit design, this leads to a longer design period, an increase in the chip area of the integrated circuit, and difficulty in pattern design for the three power supply terminals.In addition, power amplification during printed board mounting makes printed board design difficult. This would make it more difficult and lead to a significant increase in costs.

この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、使用電源数を
減少でき、集積回路化に際して電源端子数が少な
くて済むので集積回路化が容易なスイツチドキヤ
パシタ積分器を提供することである。
This invention was made in view of the above-mentioned circumstances, and its purpose is to reduce the number of power supplies used and to create a switch that can be easily integrated into integrated circuits since the number of power supply terminals is small. The present invention provides a capacitor integrator.

以下、この発明の一実施例について図面を参照
して説明する。
An embodiment of the present invention will be described below with reference to the drawings.

第6図はその構成を示すもので、図において、
スイツチドキヤパシタ回路60は、同時に働らく
切換スイツチS1,S2によキヤパシタCSを第1接点
a1,a2側もしくは第2接点b1,b2側へ切換接続す
るものであり、切換周波数はSである。上記切換
スイツチS1の第1接点a1は入力電圧Viが印加され
る入力端子61に接続され、第2接点b1は電源
VDDに接続される。また、切換スイツチS2の第2
接点a2は演算増幅器31の反転入力端(−)に、
第2接点b2は電源VSSに接続されている。
Figure 6 shows its configuration, and in the figure,
The switched capacitor circuit 60 connects the capacitor C S to the first contact by switching switches S 1 and S 2 that operate simultaneously.
It is connected to the a 1 and a 2 side or the second contact b 1 and b 2 side, and the switching frequency is S. The first contact a 1 of the changeover switch S 1 is connected to the input terminal 61 to which the input voltage V i is applied, and the second contact b 1 is connected to the power supply
Connected to VDD . In addition, the second switch of changeover switch S2
Contact a2 is connected to the inverting input terminal (-) of the operational amplifier 31,
The second contact b2 is connected to the power supply VSS .

一方、演算増幅器31は電源VDD,VSSが供給
されており、出力端は出力端子62に接続される
と共にキヤパシタCfを介して反転入力端(−)に
接続され、非反転入力端(+)には上記電源VDD
電圧と電源VSS電圧との中間の電圧が印加される。
この中間電圧は電源VDD,VSSによつて生成され
るものであり、その大きさは演算増幅器31の特
性に応じて適切に選定される。いま上記中間電圧
として、例えば「1/2(VDD−VSS)」を得る場合 には、第6図に示すようにゲート・ドレインが接
続されたNチヤネル型トランジスタT1のドレイ
ンを電源VDDに接続し、同じくゲート・ドレイン
が接続されたNチヤネル型トランジスタT2のソ
ースを電源VSSに接続し、上記トランジスタT1
ソースとトランジスタT2とのドレインとを接続
し、この接続点Eを非反転入力端(+)に接続す
れば良い。
On the other hand, the operational amplifier 31 is supplied with power supplies V DD and V SS , and its output terminal is connected to the output terminal 62 as well as to the inverting input terminal (-) via the capacitor C f , and the non-inverting input terminal ( +) is the above power supply V DD
A voltage intermediate between the voltage and the power supply V SS voltage is applied.
This intermediate voltage is generated by the power supplies V DD and V SS , and its magnitude is appropriately selected depending on the characteristics of the operational amplifier 31. If you want to obtain, for example, "1/2 (V DD - V SS )" as the above intermediate voltage, the drain of the N-channel transistor T 1 whose gate and drain are connected is connected to the power supply V as shown in FIG. DD , the source of an N-channel transistor T2 whose gate and drain are also connected is connected to the power supply VSS , and the source of the transistor T1 and the drain of the transistor T2 are connected, and this connection point It is sufficient to connect E to the non-inverting input terminal (+).

次に、上記のような構成のスイツチドキヤパシ
タ回路について動作を説明する。いま、第6図a
に示すように切換スイツチS1が第1接点a1側に、
スイツチS2が第2接点b2側に接続されていると
き、スイツチドキヤパシタCSの両端には電位差
「Vi−VSS」が印加されるため、「VSS=0」とおく
と次式に示すような電荷Qaが充電される。
Next, the operation of the switched capacitor circuit configured as described above will be explained. Now, Figure 6a
As shown in the figure, the changeover switch S1 is placed on the first contact A1 side,
When the switch S 2 is connected to the second contact b 2 side, a potential difference “V i −V SS ” is applied to both ends of the switched capacitor C S , so if “V SS = 0” is set, A charge Q a as shown in the following equation is charged.

Qa=CS・Vi 次に、b図に示すように切換スイツチS1が第2
接点b1側に、スイツチS2が第1接点a2側に接続さ
れると、キヤパシタCSの両端には電位差「VDD
V′i」が印加されるため、電荷量Qbは次式で示さ
れる。
Q a = C S・V i Next, as shown in figure b, selector switch S 1 is set to
When the switch S 2 is connected to the contact b 1 side and the first contact a 2 side, a potential difference “V DD
V′ i ” is applied, the amount of charge Q b is expressed by the following equation.

Qb=CS(VDD−V′i) したがつて、この時の電荷の移動量ΔQは、 ΔQ=−(Qa−Qb) =−CS(Vi+V′i−VDD) ……(10) となる。上記演算増幅器31の非反転入力端
(+)には、バイアス回路によつて「VDD/2」
の電位が与えられており、電位V′iは第5図の場
合と同様に、演算増幅器31が仮想的に「VDD
2」に接続されるように働らくため、「V′i
VDD/2」とおくと、前式(10)は、 ΔQ=−CS(Vi−V′i) となり、接点a1,a2間に流れる平均電流Iと等価
抵抗Rは次式のようになる。
Q b = C S (V DD −V′ i ) Therefore, the amount of charge movement ΔQ at this time is ΔQ=−(Q a −Q b ) = −C S (V i +V′ i −V DD ) ...(10) becomes. The non-inverting input terminal (+) of the operational amplifier 31 is supplied with "V DD /2" by a bias circuit.
As in the case of FIG .
2”, so “V′ i =
V DD /2'', the previous equation (10) becomes ΔQ=-C S (V i -V' i ), and the average current I flowing between contacts a 1 and a 2 and the equivalent resistance R are given by the following equation. become that way.

I=ΔQ・S=−CS(Vi−V′i)・S ……(11) R=Vi−V′i/I=−1/CSS ……(12) 上式(11),(12)は、前式(8),(9)と同じにな
り、このスイツチドキヤパシタ回路が負性抵抗と
して作用することがわかる したがつて、第6図の回路は前述した第5図の
回路と同じ働らきをし、この第6図の積分器の入
出力特性は下式で示される。
I=ΔQ・S =−C S (V i −V′ i )・S ……(11) R=V i −V′ i /I=−1/C SS ……(12) The above formula ( 11) and (12) are the same as the previous equations (8) and (9), and it can be seen that this switched capacitor circuit acts as a negative resistance. Therefore, the circuit in Figure 6 is as described above. It functions in the same way as the circuit shown in FIG. 5, and the input/output characteristics of the integrator shown in FIG. 6 are expressed by the following equation.

Vp/Vi=CS/S・Cf S ……(13) 第7図は、上記第6図のスイツチドキヤパシタ
回路60部分を集積回路化した一例を示す。スイ
ツチドキヤパシタ回路70において、T3〜T6
それぞれ例えばNチヤネル型の電界効果トランジ
スタであり、第1のスイツチ回路として機能する
トランジスタT3および第2のスイツチ回路とし
て機能するトランジスタT4が第6図の一方の切
換スイツチS1に対応しており、また第3のスイツ
チ回路として機能するトランジスタT5、および
第4のスイツチ回路として機能するトランジスタ
T6が他方の切換スイツチS2に対応している。そ
して、上記第1、第4のスイツチ回路に相当する
トランジスタT3,T6が同じスイツチ状態となり、
第2、第3のスイツチ回路に相当するトランジス
タT4,T5が同じスイツチ状態となるように切換
制御される。すなわち、トランジスタT3のドレ
インは入力端子61に接続され、トランジスタ
T4のソースは電源VDDに接続され、上記トランジ
スタT3のソースとトランジスタT4のドレインと
の接続接点にキヤパシタCSの一端が接続されてい
る。一方、トランジスタT5のドレインは演算増
幅器31の反転入力端(−)に接続され、トラン
ジスタT6のソースは電源VSSに接続され、上記ト
ランジスタT5のソースとトランジスタT6のドレ
インとの接続接点にキヤパシタCSの他端が接続さ
れている。そして、前記トランジスタT3,T6
ゲートは一括されてクロツク入力端71に接続さ
れ、トランジスタT4,T5のゲートは一括されて
クロツク入力端72に接続され、これらのクロツ
ク入力端71,72には第8図aあるいはbに示
すように、それぞれ周期が1/Sで同時に“1”
レベルにはならないクロツクパルスφ1,φ2が導
かれる。したがつて、φ1=“1”,φ2=“0”のと
きトランジスタT3,T6はオン状態、トランジス
タT4,T5はオフ状態となり、第6図aの回路状
態と同じになる。これに対してφ1=“0”,φ2
“1”のときにはトランジスタT3,T6はオフ状
態、トランジスタT4,T5はオン状態となり、第
6図bの回路状態と同じになる。
V p /V i =C S /S·C f S (13) FIG. 7 shows an example in which the switched capacitor circuit 60 portion of FIG. 6 is integrated into an integrated circuit. In the switched capacitor circuit 70, T 3 to T 6 are each, for example, an N-channel field effect transistor, and a transistor T 3 functioning as a first switch circuit and a transistor T 4 functioning as a second switch circuit are connected to each other. A transistor T 5 corresponding to one of the changeover switches S 1 in FIG . 6 and functioning as a third switch circuit, and a transistor functioning as a fourth switch circuit.
T 6 corresponds to the other changeover switch S 2 . Then, the transistors T 3 and T 6 corresponding to the first and fourth switch circuits are in the same switch state,
Switching is controlled so that transistors T 4 and T 5 corresponding to the second and third switch circuits are in the same switch state. That is, the drain of the transistor T3 is connected to the input terminal 61, and the drain of the transistor T3 is connected to the input terminal 61.
The source of T 4 is connected to the power supply V DD , and one end of the capacitor CS is connected to the connection point between the source of the transistor T 3 and the drain of the transistor T 4 . On the other hand, the drain of the transistor T5 is connected to the inverting input terminal (-) of the operational amplifier 31, the source of the transistor T6 is connected to the power supply VSS , and the source of the transistor T5 is connected to the drain of the transistor T6 . The other end of the capacitor C S is connected to the contact. The gates of the transistors T 3 and T 6 are connected together to the clock input terminal 71, and the gates of the transistors T 4 and T 5 are collectively connected to the clock input terminal 72. 72, as shown in Figure 8 a or b, each has a period of 1/ S and is simultaneously "1".
Clock pulses φ 1 and φ 2 that do not reach the level are introduced. Therefore, when φ 1 = “1” and φ 2 = “0”, transistors T 3 and T 6 are in the on state, and transistors T 4 and T 5 are in the off state, which is the same as the circuit state in Fig. 6a. Become. On the other hand, φ 1 = “0”, φ 2 =
When the signal is "1", transistors T 3 and T 6 are turned off, and transistors T 4 and T 5 are turned on, resulting in the same circuit state as in FIG. 6b.

なお、第7図の回路においては、第1〜第4の
スイツチ回路として各1個のトランジスタT3
T6を使用しているが、これに代えて他のアナロ
グスイツチ、例えばトランスミツシヨンゲート等
のようなトランジスタスイツチを用いても良い。
In the circuit shown in FIG. 7, one transistor T3 to T3 is used as each of the first to fourth switch circuits.
Although T6 is used, other analog switches may be used instead, such as transistor switches such as transmission gates.

第9図は、この発明の他の実施例を示すもの
で、上記第6図の回路におけるスイツチドキヤパ
シタ回路60の電源VDD,VSS端子を入れ換えた
スイツチドキヤパシタ回路90を設けたものであ
る。このような構成においても上記実施例と同様
に、スイツチドキヤパシタ回路を負性抵抗として
動作させることができる。
FIG. 9 shows another embodiment of the present invention, in which a switched capacitor circuit 90 is provided in which the power supply V DD and V SS terminals of the switched capacitor circuit 60 in the circuit shown in FIG. 6 are replaced. It is something. Even in such a configuration, the switched capacitor circuit can be operated as a negative resistance similarly to the above embodiment.

なお、上述した各実施例において、演算増幅器
31の非反転入力端(+)に電位(例えば
VDD−VSS/2)を印加するためのバイアス回路は 種々変形が可能であり、例えば降圧回路等の電流
消費の少ない回路を使用しても良いのはもちろん
である。また、入力段にMOSトランジスタを使
用した演算増幅器31の場合、非反転入力端
(+)の入力インピーダンスはほぼ無限大となる
ため、前記バイアス回路として入力インピーダン
スが高くても良く、このようなバイアス回路は消
費電流を少なくすることが十分可能である。
In each of the embodiments described above, a potential (for example,
The bias circuit for applying V DD -V SS /2) can be modified in various ways, and it goes without saying that a circuit with low current consumption, such as a step-down circuit, may be used. In addition, in the case of the operational amplifier 31 using MOS transistors in the input stage, the input impedance of the non-inverting input terminal (+) is almost infinite, so the bias circuit may have a high input impedance, and such a bias The circuit can sufficiently reduce current consumption.

以上説明したようにこの発明によれば、スイツ
チドキヤパシタ回路の放電経路に対して演算増幅
器用の電源を使用し、且つこの演算増幅器用電源
を用いて演算増幅器の非反転入力端にバイアスを
印加するためのバイアス回路を設けたので、使用
電源数を減少して単一電源化でき、集積回路化に
際して電源端子数が少なくて済むので、集積回路
化が容易なスイツチドキヤパシタ積分器が得られ
る。
As explained above, according to the present invention, the operational amplifier power supply is used for the discharge path of the switched capacitor circuit, and the operational amplifier power supply is used to bias the non-inverting input terminal of the operational amplifier. Since a bias circuit is provided for applying voltage, the number of power supplies used can be reduced and a single power supply can be used, and the number of power supply terminals can be reduced when integrating circuits, making it easy to integrate switched capacitor integrators. can get.

【図面の簡単な説明】[Brief explanation of drawings]

第1図a,bはスイツチドキヤパシタ回路の基
本回路の異なる動作状態を示す回路図、第2図は
第1図の等価回路、第3図および第4図はそれぞ
れ従来のミラー積分器を示す回路図、第5図a,
bは従来のスイツチドキヤパシタ積分器の異なる
動作状態を示す回路図、第6図a,bはこの発明
の一実施例に係るスイツチドキヤパシタ積分器の
異なる動作状態を示す回路図、第7図は上記第6
図の回路におけるスイツチドキヤパシタ回路の具
体的な構成例をす回路図、第8図a,bは上記第
7図の動作説明のために示すタイミング図、第9
図はこの発明の他の実施例を示す回路図である。 31…演算増幅器、60,70,90…スイツ
チドキヤパシタ回路、61…信号入力端子、62
…出力端子、CS…スイツチングキヤパシタ、Cf
キヤパシタ、T1〜T6…トランジスタ、VDD,VSS
…電源。
Figures 1 a and b are circuit diagrams showing different operating states of the basic circuit of a switched capacitor circuit, Figure 2 is an equivalent circuit of Figure 1, and Figures 3 and 4 are circuit diagrams of a conventional Miller integrator. The circuit diagram shown in FIG. 5a,
6b is a circuit diagram showing different operating states of a conventional switched capacitor integrator; FIGS. 6a and 6b are circuit diagrams showing different operating states of a switched capacitor integrator according to an embodiment of the present invention; Figure 7 is the above 6th
A circuit diagram showing a specific example of the configuration of the switched capacitor circuit in the circuit shown in the figure; FIGS. 8a and 8b are timing diagrams shown to explain the operation of FIG. 7;
The figure is a circuit diagram showing another embodiment of the invention. 31... Operational amplifier, 60, 70, 90... Switched capacitor circuit, 61... Signal input terminal, 62
…Output terminal, C S …Switching capacitor, C f
Capacitor, T 1 to T 6 ...transistor, V DD , V SS
…power supply.

Claims (1)

【特許請求の範囲】 1 演算増幅器と、この演算増幅器の反転入力端
と出力端との間に接続されるキヤパシタと、上記
演算増幅器用の一方の電源と他方の電源との間の
電圧を分圧してバイアス電圧を生成し、上記演算
増幅器の非反転入力端に供給するバイアス回路
と、入力信号電圧が印加される信号入力端子と上
記演算増幅器の反転入力端との間に設けられるス
イツチングキヤパシタと、上記スイツチングキヤ
パシタの両端に設けられ、第1の動作期で上記信
号入力端子と上記演算増幅器用の一方の電源との
間にスイツチングキヤパシタを接続し、第2の動
作期で上記演算増幅器用の他方の電源と上記演算
増幅器の反転入力端との間にスイツチングキヤパ
シタを接続する回路を交互に形成するスイツチン
グ手段とを具備することを特徴とするスイツチド
キヤパシタ積分器。 2 上記バイアス回路は前記演算増幅器用の一方
の電源と他方の電源との間に直列接続された第1
および第2のトランジスタから成り、このトラン
ジスタの接続点から上記バイアス電圧を得ること
を特徴とする特許請求の範囲第1項記載のスイツ
チドキヤパシタ積分器。 3 上記スイツチング手段は、上記信号入力端子
と上記スイツチングキヤパシタの一端との間に接
続され第1の信号により導通制御される第1のト
ランジスタスイツチと、スイツチングキヤパシタ
の一端と前記演算増幅器用の他方の電源との間に
接続され第2の信号により導通制御される第2の
トランジスタスイツチと、スイツチングキヤパシ
タの他端と演算増幅器の反転入力端との間に接続
され上記第2の信号により導通制御される第3の
トランジスタスイツチと、スイツチングキヤパシ
タの他端と前記演算増幅器用の一方の電源との間
に接続され上記第1の信号により導通制御される
第4のトランジスタスイツチから成ることを特徴
とする特許請求の範囲第1項記載のスイツチドキ
ヤパシタ積分器。
[Claims] 1. An operational amplifier, a capacitor connected between an inverting input terminal and an output terminal of the operational amplifier, and a voltage dividing circuit between one power supply and the other power supply for the operational amplifier. a bias circuit that generates a bias voltage and supplies it to the non-inverting input terminal of the operational amplifier; and a switching circuit that is provided between the signal input terminal to which the input signal voltage is applied and the inverting input terminal of the operational amplifier. A switching capacitor is provided at both ends of the switching capacitor and the switching capacitor, and the switching capacitor is connected between the signal input terminal and one power supply for the operational amplifier in the first operation period, and and switching means for alternately forming circuits connecting switching capacitors between the other power supply for the operational amplifier and the inverting input terminal of the operational amplifier. vessel. 2 The bias circuit has a first circuit connected in series between one power source and the other power source for the operational amplifier.
2. A switched capacitor integrator according to claim 1, characterized in that said bias voltage is obtained from a connection point of said transistor, and said bias voltage is obtained from a connection point of said transistor. 3. The switching means includes a first transistor switch connected between the signal input terminal and one end of the switching capacitor and whose conduction is controlled by a first signal, and one end of the switching capacitor and the operational amplifier. a second transistor switch connected between the other power supply of the operational amplifier and whose conduction is controlled by a second signal; and a second transistor switch connected between the other end of the switching capacitor and the inverting input end of the operational amplifier; a third transistor switch whose conduction is controlled by the signal; and a fourth transistor which is connected between the other end of the switching capacitor and one power supply for the operational amplifier and whose conduction is controlled by the first signal. A switched capacitor integrator as claimed in claim 1, characterized in that it comprises a switch.
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