JPH04291511A - 可変pnチェッカー - Google Patents
可変pnチェッカーInfo
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- JPH04291511A JPH04291511A JP3056565A JP5656591A JPH04291511A JP H04291511 A JPH04291511 A JP H04291511A JP 3056565 A JP3056565 A JP 3056565A JP 5656591 A JP5656591 A JP 5656591A JP H04291511 A JPH04291511 A JP H04291511A
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- Japan
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- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 2
Landscapes
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はシステム試験における複
数パターンの擬似ランダム信号(PN)をチェックする
可変PNチェッカーに関する。擬似ランダム信号PN(
Pseudo RandomNoise Sequen
ce)はシステム試験においてデータ信号の代わりに用
いられ、擬似ランダム的な性質の信号から構成される。 これはシステム試験の時データとして使用するすべての
データの組合せを取るため、擬似ランダム信号がすべて
のケースの組合せで構成される。
数パターンの擬似ランダム信号(PN)をチェックする
可変PNチェッカーに関する。擬似ランダム信号PN(
Pseudo RandomNoise Sequen
ce)はシステム試験においてデータ信号の代わりに用
いられ、擬似ランダム的な性質の信号から構成される。 これはシステム試験の時データとして使用するすべての
データの組合せを取るため、擬似ランダム信号がすべて
のケースの組合せで構成される。
【0002】この擬似ランダム信号PNは伝送路の符号
誤りの測定にも使用され、データスピードの相違による
各次群、例えば0次群(64Kbit/s)、1次群(
1.5Mbit/s) 、2次群(6.3Mbit/s
)等により異なったPNパターン群が必要とされる。擬
似ランダム信号PNパターンは異なるパターンの組合せ
からなり、各パターンはそれぞれ異なるビット構成であ
り、組合せのパターン数は出力ビット数により決まって
くる。例えば出力4ビットの組合せによるパターン数は
24−1=15種類からなる。この特性多項式は(X4
+X +1)で表される。これらのPNパターンを周
期的に出力側から送出し、受信側のPNチェッカーによ
りパターンの良否がチェックされる。従来は複数のPN
パターン群をチェックする場合は、PNパターン毎にそ
れぞれ異なったPNチェッカーを必要としていた。
誤りの測定にも使用され、データスピードの相違による
各次群、例えば0次群(64Kbit/s)、1次群(
1.5Mbit/s) 、2次群(6.3Mbit/s
)等により異なったPNパターン群が必要とされる。擬
似ランダム信号PNパターンは異なるパターンの組合せ
からなり、各パターンはそれぞれ異なるビット構成であ
り、組合せのパターン数は出力ビット数により決まって
くる。例えば出力4ビットの組合せによるパターン数は
24−1=15種類からなる。この特性多項式は(X4
+X +1)で表される。これらのPNパターンを周
期的に出力側から送出し、受信側のPNチェッカーによ
りパターンの良否がチェックされる。従来は複数のPN
パターン群をチェックする場合は、PNパターン毎にそ
れぞれ異なったPNチェッカーを必要としていた。
【0003】
【従来の技術】従来のPN送出器とPNチェッカーとの
接続図を図4に示す。図は出力4ビットの組合せによる
特性多項式(X4 +X +1)のチェック方法を示す
。図において、21はPN送出器、22はPNチェッカ
ー、23は送出器のフリップフロップF11,F12,
F13,F14 、24は送出器のEXオアEOR1、
25はチェッカーのフリップフロップF21,F22,
F23,F24 、26,27 はチェッカーのEXオ
アEOR2, EOR3を示す。
接続図を図4に示す。図は出力4ビットの組合せによる
特性多項式(X4 +X +1)のチェック方法を示す
。図において、21はPN送出器、22はPNチェッカ
ー、23は送出器のフリップフロップF11,F12,
F13,F14 、24は送出器のEXオアEOR1、
25はチェッカーのフリップフロップF21,F22,
F23,F24 、26,27 はチェッカーのEXオ
アEOR2, EOR3を示す。
【0004】PN送出器21ではクロック信号によりフ
リップフロップ23の出力が順次シフトされ、F14
からの出力とF11 の出力とをEOR1に入力し、E
OR1の出力側をF11 に再び入力すると共に出力パ
ルスを受信側に送出する。 この動作を繰り返すことにより出力パルスを擬似ランダ
ム信号としてPNチェッカー22に送出する。
リップフロップ23の出力が順次シフトされ、F14
からの出力とF11 の出力とをEOR1に入力し、E
OR1の出力側をF11 に再び入力すると共に出力パ
ルスを受信側に送出する。 この動作を繰り返すことにより出力パルスを擬似ランダ
ム信号としてPNチェッカー22に送出する。
【0005】PNチェッカー22ではPN送出器21か
らの入力信号をフリップフロップF21 に入力し、順
次シフトしてF24 からの出力をF21 の出力と共
にEOR2に入力し、EOR2の出力信号とPN送出器
21からの入力信号をEOR3に入力して、両方の信号
が合っているかどうかをチェックする。チェック結果が
”0” であれば正常であり、”1”であれば不適当で
あると判定する。
らの入力信号をフリップフロップF21 に入力し、順
次シフトしてF24 からの出力をF21 の出力と共
にEOR2に入力し、EOR2の出力信号とPN送出器
21からの入力信号をEOR3に入力して、両方の信号
が合っているかどうかをチェックする。チェック結果が
”0” であれば正常であり、”1”であれば不適当で
あると判定する。
【0006】上記回路においてPN送出器より出力され
るビット信号とPNチェッカーに入力されるビット信号
との組合せを図5に示す。図において、D1はF11,
F21 の入力ビット、Q1,Q2,Q3,Q4 はF
11,F12,F13,F14 及びF21,F22,
F23,F24 の出力ビットを示す。従ってQ1とQ
4のEXORがD1として送出される。Q1,Q2,Q
3,Q4 の組合せ4ビットは異なった15パターン(
0000を除く)が構成され、PN送出器21のD1か
ら送出されるビットパターンはランダム信号として送出
され、PNチェッカー22のEOR3に入力され、PN
チェッカー22のD1入力即ちEOR2出力と比較され
て同一ビットであればチェック結果が良と判定される。
るビット信号とPNチェッカーに入力されるビット信号
との組合せを図5に示す。図において、D1はF11,
F21 の入力ビット、Q1,Q2,Q3,Q4 はF
11,F12,F13,F14 及びF21,F22,
F23,F24 の出力ビットを示す。従ってQ1とQ
4のEXORがD1として送出される。Q1,Q2,Q
3,Q4 の組合せ4ビットは異なった15パターン(
0000を除く)が構成され、PN送出器21のD1か
ら送出されるビットパターンはランダム信号として送出
され、PNチェッカー22のEOR3に入力され、PN
チェッカー22のD1入力即ちEOR2出力と比較され
て同一ビットであればチェック結果が良と判定される。
【0007】上記回路はPN送出器とPNチェッカーが
1対1の場合を示したが、複数のPNパターン群を検出
する場合は複数のPNチェッカーが必要になる。従来の
複数パターンのPNチェッカーを図6に示す。図におい
て、30はセレクタ、31はPNチェッカー1、32は
PNチェッカー2、33はPNチェッカー3、3mはP
Nチェッカーmを示す。セレクタ30はPN送出側から
の制御信号によりPNチェッカーを選択し、各選択され
たチェッカー毎にPNチェック結果を送出する。
1対1の場合を示したが、複数のPNパターン群を検出
する場合は複数のPNチェッカーが必要になる。従来の
複数パターンのPNチェッカーを図6に示す。図におい
て、30はセレクタ、31はPNチェッカー1、32は
PNチェッカー2、33はPNチェッカー3、3mはP
Nチェッカーmを示す。セレクタ30はPN送出側から
の制御信号によりPNチェッカーを選択し、各選択され
たチェッカー毎にPNチェック結果を送出する。
【0008】各PNチェッカーの1回路分の回路構成を
図7に示す。図において、41,42,43, ───
4nはフリップフロップ、44,45 はEXORを示
し、EXOR44の入力側はFF4nからの出力とFF
41〜FF4n−1の何れかの出力と接続し、EXOR
45の入力側にPN送出器からの入力と共に接続し、P
N入力信号の良否をチェックする。フリップフロップの
数nはチェックビット数により決まり、EXOR44の
一方の入力側はPNチェッカーの生成多項式により決ま
る。即ち4ビット構成の場合は(X4+X +1 )の
生成多項式によりフリップフロップ4番目と1番目の出
側をEXORで接続し、7ビット構成の場合は(X7+
X3+1 )の生成多項式によりフリップフロップ7番
目と3番目の出側をEXORで接続する。したがってビ
ット構成によりPNチェッカーの各々のフリップフロッ
プの数と接続法が異なる。
図7に示す。図において、41,42,43, ───
4nはフリップフロップ、44,45 はEXORを示
し、EXOR44の入力側はFF4nからの出力とFF
41〜FF4n−1の何れかの出力と接続し、EXOR
45の入力側にPN送出器からの入力と共に接続し、P
N入力信号の良否をチェックする。フリップフロップの
数nはチェックビット数により決まり、EXOR44の
一方の入力側はPNチェッカーの生成多項式により決ま
る。即ち4ビット構成の場合は(X4+X +1 )の
生成多項式によりフリップフロップ4番目と1番目の出
側をEXORで接続し、7ビット構成の場合は(X7+
X3+1 )の生成多項式によりフリップフロップ7番
目と3番目の出側をEXORで接続する。したがってビ
ット構成によりPNチェッカーの各々のフリップフロッ
プの数と接続法が異なる。
【0009】
【発明が解決しようとする課題】従来の回路は必要な数
のPNチェッカーを設けて、セレクト信号により1つの
チェック結果を選択するものであった。そのため必要な
PNパターンの数だけチェック回路を設けなければなら
なかった。
のPNチェッカーを設けて、セレクト信号により1つの
チェック結果を選択するものであった。そのため必要な
PNパターンの数だけチェック回路を設けなければなら
なかった。
【0010】本発明は複数のPNパターンのチェックの
ため(フリップフロップの数−1)本のセレクト信号と
1本のクリア信号を使用することによりPNチェッカー
を1つにし、回路規模を小さくすることを目的とする。
ため(フリップフロップの数−1)本のセレクト信号と
1本のクリア信号を使用することによりPNチェッカー
を1つにし、回路規模を小さくすることを目的とする。
【0011】
【課題を解決するための手段】本発明の原理構成図を図
1に示す。図において、11,12,── 1n−
1, 1n はフリップフロップ、21,22,──
2n−1 はセレクタ、31,32,── 3
n−1 はEXOR、4はチェック用のEXORを示す
。フリップフロップ 1n はクリア付きで、フリップ
フロップ11〜 1n−1 のQ出力はそれぞれ次段の
フリップフロップD入力とEXOR31,32,──
3n−1 の片方の入力に接続される。フリップフ
ロップ 1n−1 のQ出力はフリップフロップ 1n
のD入力に接続される。クリア付きフリップフロップ
1n のQ出力はEXOR 3n−1 の片方の入力
およびセレクタ2n−1 の片方の入力に接続される。 EXOR31,32,── 3n−1 の出力はそ
れぞれセレクタ21,22,── 2n−1 の片
方の入力に接続され、各セレクタの出力が次のセレクタ
のもう片方の入力に接続される。セレクタ21の出力は
EXOR4に接続され、フリップフロップ11に入力さ
れる入力データとEXORをとり、EXOR4よりチェ
ック結果が出力される。
1に示す。図において、11,12,── 1n−
1, 1n はフリップフロップ、21,22,──
2n−1 はセレクタ、31,32,── 3
n−1 はEXOR、4はチェック用のEXORを示す
。フリップフロップ 1n はクリア付きで、フリップ
フロップ11〜 1n−1 のQ出力はそれぞれ次段の
フリップフロップD入力とEXOR31,32,──
3n−1 の片方の入力に接続される。フリップフ
ロップ 1n−1 のQ出力はフリップフロップ 1n
のD入力に接続される。クリア付きフリップフロップ
1n のQ出力はEXOR 3n−1 の片方の入力
およびセレクタ2n−1 の片方の入力に接続される。 EXOR31,32,── 3n−1 の出力はそ
れぞれセレクタ21,22,── 2n−1 の片
方の入力に接続され、各セレクタの出力が次のセレクタ
のもう片方の入力に接続される。セレクタ21の出力は
EXOR4に接続され、フリップフロップ11に入力さ
れる入力データとEXORをとり、EXOR4よりチェ
ック結果が出力される。
【0012】セレクタ21,22,── 2n−1
を制御するn−1本の選択信号とフリップフロップ
1n の1本のクリア信号を適宜設定することにより、
2段からn段までの任意のPNパターンをチェックする
ように構成する。
を制御するn−1本の選択信号とフリップフロップ
1n の1本のクリア信号を適宜設定することにより、
2段からn段までの任意のPNパターンをチェックする
ように構成する。
【0013】
【作用】本発明の接続原理を説明すると、■ PNパ
ターンの入力を予め設定しておき、該設定されたPNパ
ターンの選択信号Sによりセレクタ21,22,──
2n−1 のうち2個とクリア信号CLを選択する
。選択されたセレクタは該当するフリップフロップから
の出力と前のセレクタからの出力とをセレクタの1端子
に接続してセレクト信号を送出する。■選択信号により
選択されないセレクタは前のセレクタからの出力を0端
子に接続してスルー状態にする。■ 選択された2個
のセレクタのセレクト信号はEXOR3により合成され
て、チェック用のEXOR4に挿入され、PNパターン
入力と比較されてEXOR4からチェック結果が送出さ
れる。■ 最終段のフリップフロップ 1n のクリ
ア端子CLをクリアすることにより、フリップフロップ
のシフト動作をクリアにし、クリアしなければシフト動
作を繰り返す。
ターンの入力を予め設定しておき、該設定されたPNパ
ターンの選択信号Sによりセレクタ21,22,──
2n−1 のうち2個とクリア信号CLを選択する
。選択されたセレクタは該当するフリップフロップから
の出力と前のセレクタからの出力とをセレクタの1端子
に接続してセレクト信号を送出する。■選択信号により
選択されないセレクタは前のセレクタからの出力を0端
子に接続してスルー状態にする。■ 選択された2個
のセレクタのセレクト信号はEXOR3により合成され
て、チェック用のEXOR4に挿入され、PNパターン
入力と比較されてEXOR4からチェック結果が送出さ
れる。■ 最終段のフリップフロップ 1n のクリ
ア端子CLをクリアすることにより、フリップフロップ
のシフト動作をクリアにし、クリアしなければシフト動
作を繰り返す。
【0014】
【実施例】本発明のPNチェッカー(n=7)の実施例
のブロック構成図を図2に示す。図3は7段と4段の場
合の接続図を示す。図(a)は7段のPNチェッカーの
接続図、図(b)は4段のPNチェッカーの接続図を示
す。図において、11はフリップフロップ、12はセレ
クタ、13はEXOR、14はチェック用EXORを示
す。
のブロック構成図を図2に示す。図3は7段と4段の場
合の接続図を示す。図(a)は7段のPNチェッカーの
接続図、図(b)は4段のPNチェッカーの接続図を示
す。図において、11はフリップフロップ、12はセレ
クタ、13はEXOR、14はチェック用EXORを示
す。
【0015】図2のブロック構成図において、フリップ
フロップ11は7段からなり、セレクタ12およびEX
OR13は6段からなる。6段のセレクタ13の制御端
子に入力される選択信号をS1,S2,S3,S4,S
5,S6 とし、7段目のフリップフロップのクリア端
子に入力されるクリア信号をCLとすると、入力側から
送られる選択信号とクリア信号を”0” または”1”
に設定することにより該当する生成多項式のPNチェ
ッカーを設定することができる。
フロップ11は7段からなり、セレクタ12およびEX
OR13は6段からなる。6段のセレクタ13の制御端
子に入力される選択信号をS1,S2,S3,S4,S
5,S6 とし、7段目のフリップフロップのクリア端
子に入力されるクリア信号をCLとすると、入力側から
送られる選択信号とクリア信号を”0” または”1”
に設定することにより該当する生成多項式のPNチェ
ッカーを設定することができる。
【0016】図3(a)の7段のPNチェッカーはある
特性多項式(X7+X3+1)でのPNチェッカーで、
図2のセレクト信号とクリア信号(S1,S2,S3,
S4,S5,S6,CL)を(0,0,1,0,0,0
,1)と設定すれば、図3(a)と等価になる。
特性多項式(X7+X3+1)でのPNチェッカーで、
図2のセレクト信号とクリア信号(S1,S2,S3,
S4,S5,S6,CL)を(0,0,1,0,0,0
,1)と設定すれば、図3(a)と等価になる。
【0017】図3(b)の4段のPNチェッカーは別の
特性多項式(X4+X +1)でのPNチェッカーで、
図2のセレクト信号とクリア信号(S1,S2,S3,
S4,S5,S6,CL)を(1,0,0,1,0,0
,0)と設定すれば、図3(b)と等価になる。
特性多項式(X4+X +1)でのPNチェッカーで、
図2のセレクト信号とクリア信号(S1,S2,S3,
S4,S5,S6,CL)を(1,0,0,1,0,0
,0)と設定すれば、図3(b)と等価になる。
【0018】従って、入力側から送られてくるPNパタ
ーンに応じて設定された制御信号により、該当するPN
チェッカーが設定され、入力するPNパターンとPNチ
ェッカーで生成されるPNパターンをビット毎に比較す
ることにより、PNパターンの良否をチェックすること
が出来る。
ーンに応じて設定された制御信号により、該当するPN
チェッカーが設定され、入力するPNパターンとPNチ
ェッカーで生成されるPNパターンをビット毎に比較す
ることにより、PNパターンの良否をチェックすること
が出来る。
【0019】
【発明の効果】従来回路では必要な個数のPNチェッカ
ーを用意し、その中から1つのチェッカーを選択してチ
ェック結果を判定していたが、本発明ではPNチェッカ
ーが1つで済むので回路規模を従来より小さくすること
ができる。
ーを用意し、その中から1つのチェッカーを選択してチ
ェック結果を判定していたが、本発明ではPNチェッカ
ーが1つで済むので回路規模を従来より小さくすること
ができる。
【図1】 本発明の原理構成図
【図2】 実施例のブロック構成図
【図3】 実施例の7段と4段の接続図
【図4】
送出器とチェッカーの接続図
送出器とチェッカーの接続図
【図5】 ビット信号の
組合せ図
組合せ図
【図6】 従来例のブロック構成図
【図7】 1回路分の回路構成図
11,12, 1n−1, 1n ,11, 23,
25, 41, 42, 43, 4n フリップ
フロップ 21,22, 2n−1, 12, 30 セレク
タ31,32, 3n−1,4, 13, 14, 2
4, 26, 27, 44, 45 EXOR 21 PN送出器
25, 41, 42, 43, 4n フリップ
フロップ 21,22, 2n−1, 12, 30 セレク
タ31,32, 3n−1,4, 13, 14, 2
4, 26, 27, 44, 45 EXOR 21 PN送出器
Claims (1)
- 【請求項1】 システム試験における擬似ランダム信
号(PN)をチェックする為の、n個のフリップフロッ
プ(11,12,── 1n−1, 1n )と、
n−1個のセレクタ(21,22,── 2n−1
)と、n−1個のEXOR(31,32,──3n−
1 )と、チェック用のEXOR(4)よりなるPNチ
ェッカーにおいて、n個目のフリップフロップ( 1n
)はクリア付きで、フリップフロップ(11〜1n−
1 )のQ出力はそれぞれ次段のフリップフロップD入
力とEXOR(31,32,── 3n−1 )の
片方の入力に接続され、フリップフロップ( 1n−1
)のQ出力はフリップフロップ( 1n)のD入力に
接続され、クリア付きフリップフロップ( 1n )の
Q出力はEXOR( 3n−1 )の片方の入力および
セレクタ(2n−1 )の片方の入力に接続され、EX
OR(31,32,── 3n−1 )の出力はそ
れぞれセレクタ(21,22,── 2n−1 )
の片方の入力に接続され、各セレクタの出力が次のセレ
クタのもう片方の入力に接続され、セレクタ(21)の
出力はEXOR(4)に接続され、フリップフロップ(
11)に入力される入力データとEXORをとり、EX
OR(4)よりチェック結果を出力し、セレクタ(21
,22,── 2n−1 )を制御するn−1本の
選択信号とフリップフロップ( 1n )の1本のクリ
ア信号を適宜設定することにより、2段からn段までの
任意のPNパターンをチェックすることを特徴とする可
変PNチェッカー。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056565A JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変pnチェッカー |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056565A JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変pnチェッカー |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04291511A true JPH04291511A (ja) | 1992-10-15 |
Family
ID=13030658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3056565A Withdrawn JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変pnチェッカー |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04291511A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016504784A (ja) * | 2012-10-25 | 2016-02-12 | 日本テキサス・インスツルメンツ株式会社 | トランシーバのためのフレキシブルprbsアーキテクチャ |
-
1991
- 1991-03-20 JP JP3056565A patent/JPH04291511A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016504784A (ja) * | 2012-10-25 | 2016-02-12 | 日本テキサス・インスツルメンツ株式会社 | トランシーバのためのフレキシブルprbsアーキテクチャ |
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