JPH04291511A - 可変ｐｎチェッカー - Google Patents
可変ｐｎチェッカーInfo
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- JPH04291511A JPH04291511A JP3056565A JP5656591A JPH04291511A JP H04291511 A JPH04291511 A JP H04291511A JP 3056565 A JP3056565 A JP 3056565A JP 5656591 A JP5656591 A JP 5656591A JP H04291511 A JPH04291511 A JP H04291511A
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- Japan
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- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 2
Landscapes
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシステム試験における複
数パターンの擬似ランダム信号（ＰＮ）をチェックする
可変ＰＮチェッカーに関する。擬似ランダム信号ＰＮ（
Ｐｓｅｕｄｏ ＲａｎｄｏｍＮｏｉｓｅ Ｓｅｑｕｅｎ
ｃｅ）はシステム試験においてデータ信号の代わりに用
いられ、擬似ランダム的な性質の信号から構成される。 これはシステム試験の時データとして使用するすべての
データの組合せを取るため、擬似ランダム信号がすべて
のケースの組合せで構成される。
数パターンの擬似ランダム信号（ＰＮ）をチェックする
可変ＰＮチェッカーに関する。擬似ランダム信号ＰＮ（
Ｐｓｅｕｄｏ ＲａｎｄｏｍＮｏｉｓｅ Ｓｅｑｕｅｎ
ｃｅ）はシステム試験においてデータ信号の代わりに用
いられ、擬似ランダム的な性質の信号から構成される。 これはシステム試験の時データとして使用するすべての
データの組合せを取るため、擬似ランダム信号がすべて
のケースの組合せで構成される。
【０００２】この擬似ランダム信号ＰＮは伝送路の符号
誤りの測定にも使用され、データスピードの相違による
各次群、例えば０次群（６４Ｋｂｉｔ／ｓ）、１次群（
１．５Ｍｂｉｔ／ｓ） 、２次群（６．３Ｍｂｉｔ／ｓ
）等により異なったＰＮパターン群が必要とされる。擬
似ランダム信号ＰＮパターンは異なるパターンの組合せ
からなり、各パターンはそれぞれ異なるビット構成であ
り、組合せのパターン数は出力ビット数により決まって
くる。例えば出力４ビットの組合せによるパターン数は
２４−１＝１５種類からなる。この特性多項式は（Ｘ４
＋Ｘ ＋１）で表される。これらのＰＮパターンを周
期的に出力側から送出し、受信側のＰＮチェッカーによ
りパターンの良否がチェックされる。従来は複数のＰＮ
パターン群をチェックする場合は、ＰＮパターン毎にそ
れぞれ異なったＰＮチェッカーを必要としていた。
誤りの測定にも使用され、データスピードの相違による
各次群、例えば０次群（６４Ｋｂｉｔ／ｓ）、１次群（
１．５Ｍｂｉｔ／ｓ） 、２次群（６．３Ｍｂｉｔ／ｓ
）等により異なったＰＮパターン群が必要とされる。擬
似ランダム信号ＰＮパターンは異なるパターンの組合せ
からなり、各パターンはそれぞれ異なるビット構成であ
り、組合せのパターン数は出力ビット数により決まって
くる。例えば出力４ビットの組合せによるパターン数は
２４−１＝１５種類からなる。この特性多項式は（Ｘ４
＋Ｘ ＋１）で表される。これらのＰＮパターンを周
期的に出力側から送出し、受信側のＰＮチェッカーによ
りパターンの良否がチェックされる。従来は複数のＰＮ
パターン群をチェックする場合は、ＰＮパターン毎にそ
れぞれ異なったＰＮチェッカーを必要としていた。
【０００３】
【従来の技術】従来のＰＮ送出器とＰＮチェッカーとの
接続図を図４に示す。図は出力４ビットの組合せによる
特性多項式（Ｘ４ ＋Ｘ ＋１）のチェック方法を示す
。図において、２１はＰＮ送出器、２２はＰＮチェッカ
ー、２３は送出器のフリップフロップＦ１１，Ｆ１２，
Ｆ１３，Ｆ１４ 、２４は送出器のＥＸオアＥＯＲ１、
２５はチェッカーのフリップフロップＦ２１，Ｆ２２，
Ｆ２３，Ｆ２４ 、２６，２７ はチェッカーのＥＸオ
アＥＯＲ２， ＥＯＲ３を示す。
接続図を図４に示す。図は出力４ビットの組合せによる
特性多項式（Ｘ４ ＋Ｘ ＋１）のチェック方法を示す
。図において、２１はＰＮ送出器、２２はＰＮチェッカ
ー、２３は送出器のフリップフロップＦ１１，Ｆ１２，
Ｆ１３，Ｆ１４ 、２４は送出器のＥＸオアＥＯＲ１、
２５はチェッカーのフリップフロップＦ２１，Ｆ２２，
Ｆ２３，Ｆ２４ 、２６，２７ はチェッカーのＥＸオ
アＥＯＲ２， ＥＯＲ３を示す。
【０００４】ＰＮ送出器２１ではクロック信号によりフ
リップフロップ２３の出力が順次シフトされ、Ｆ１４
からの出力とＦ１１ の出力とをＥＯＲ１に入力し、Ｅ
ＯＲ１の出力側をＦ１１ に再び入力すると共に出力パ
ルスを受信側に送出する。 この動作を繰り返すことにより出力パルスを擬似ランダ
ム信号としてＰＮチェッカー２２に送出する。
リップフロップ２３の出力が順次シフトされ、Ｆ１４
からの出力とＦ１１ の出力とをＥＯＲ１に入力し、Ｅ
ＯＲ１の出力側をＦ１１ に再び入力すると共に出力パ
ルスを受信側に送出する。 この動作を繰り返すことにより出力パルスを擬似ランダ
ム信号としてＰＮチェッカー２２に送出する。
【０００５】ＰＮチェッカー２２ではＰＮ送出器２１か
らの入力信号をフリップフロップＦ２１ に入力し、順
次シフトしてＦ２４ からの出力をＦ２１ の出力と共
にＥＯＲ２に入力し、ＥＯＲ２の出力信号とＰＮ送出器
２１からの入力信号をＥＯＲ３に入力して、両方の信号
が合っているかどうかをチェックする。チェック結果が
”０” であれば正常であり、”１”であれば不適当で
あると判定する。
らの入力信号をフリップフロップＦ２１ に入力し、順
次シフトしてＦ２４ からの出力をＦ２１ の出力と共
にＥＯＲ２に入力し、ＥＯＲ２の出力信号とＰＮ送出器
２１からの入力信号をＥＯＲ３に入力して、両方の信号
が合っているかどうかをチェックする。チェック結果が
”０” であれば正常であり、”１”であれば不適当で
あると判定する。
【０００６】上記回路においてＰＮ送出器より出力され
るビット信号とＰＮチェッカーに入力されるビット信号
との組合せを図５に示す。図において、Ｄ１はＦ１１，
Ｆ２１ の入力ビット、Ｑ１，Ｑ２，Ｑ３，Ｑ４ はＦ
１１，Ｆ１２，Ｆ１３，Ｆ１４ 及びＦ２１，Ｆ２２，
Ｆ２３，Ｆ２４ の出力ビットを示す。従ってＱ１とＱ
４のＥＸＯＲがＤ１として送出される。Ｑ１，Ｑ２，Ｑ
３，Ｑ４ の組合せ４ビットは異なった１５パターン（
００００を除く）が構成され、ＰＮ送出器２１のＤ１か
ら送出されるビットパターンはランダム信号として送出
され、ＰＮチェッカー２２のＥＯＲ３に入力され、ＰＮ
チェッカー２２のＤ１入力即ちＥＯＲ２出力と比較され
て同一ビットであればチェック結果が良と判定される。
るビット信号とＰＮチェッカーに入力されるビット信号
との組合せを図５に示す。図において、Ｄ１はＦ１１，
Ｆ２１ の入力ビット、Ｑ１，Ｑ２，Ｑ３，Ｑ４ はＦ
１１，Ｆ１２，Ｆ１３，Ｆ１４ 及びＦ２１，Ｆ２２，
Ｆ２３，Ｆ２４ の出力ビットを示す。従ってＱ１とＱ
４のＥＸＯＲがＤ１として送出される。Ｑ１，Ｑ２，Ｑ
３，Ｑ４ の組合せ４ビットは異なった１５パターン（
００００を除く）が構成され、ＰＮ送出器２１のＤ１か
ら送出されるビットパターンはランダム信号として送出
され、ＰＮチェッカー２２のＥＯＲ３に入力され、ＰＮ
チェッカー２２のＤ１入力即ちＥＯＲ２出力と比較され
て同一ビットであればチェック結果が良と判定される。
【０００７】上記回路はＰＮ送出器とＰＮチェッカーが
１対１の場合を示したが、複数のＰＮパターン群を検出
する場合は複数のＰＮチェッカーが必要になる。従来の
複数パターンのＰＮチェッカーを図６に示す。図におい
て、３０はセレクタ、３１はＰＮチェッカー１、３２は
ＰＮチェッカー２、３３はＰＮチェッカー３、３ｍはＰ
Ｎチェッカーｍを示す。セレクタ３０はＰＮ送出側から
の制御信号によりＰＮチェッカーを選択し、各選択され
たチェッカー毎にＰＮチェック結果を送出する。
１対１の場合を示したが、複数のＰＮパターン群を検出
する場合は複数のＰＮチェッカーが必要になる。従来の
複数パターンのＰＮチェッカーを図６に示す。図におい
て、３０はセレクタ、３１はＰＮチェッカー１、３２は
ＰＮチェッカー２、３３はＰＮチェッカー３、３ｍはＰ
Ｎチェッカーｍを示す。セレクタ３０はＰＮ送出側から
の制御信号によりＰＮチェッカーを選択し、各選択され
たチェッカー毎にＰＮチェック結果を送出する。
【０００８】各ＰＮチェッカーの１回路分の回路構成を
図７に示す。図において、４１，４２，４３， ───
４ｎはフリップフロップ、４４，４５ はＥＸＯＲを示
し、ＥＸＯＲ４４の入力側はＦＦ４ｎからの出力とＦＦ
４１〜ＦＦ４ｎ−１の何れかの出力と接続し、ＥＸＯＲ
４５の入力側にＰＮ送出器からの入力と共に接続し、Ｐ
Ｎ入力信号の良否をチェックする。フリップフロップの
数ｎはチェックビット数により決まり、ＥＸＯＲ４４の
一方の入力側はＰＮチェッカーの生成多項式により決ま
る。即ち４ビット構成の場合は（Ｘ４＋Ｘ ＋１ ）の
生成多項式によりフリップフロップ４番目と１番目の出
側をＥＸＯＲで接続し、７ビット構成の場合は（Ｘ７＋
Ｘ３＋１ ）の生成多項式によりフリップフロップ７番
目と３番目の出側をＥＸＯＲで接続する。したがってビ
ット構成によりＰＮチェッカーの各々のフリップフロッ
プの数と接続法が異なる。
図７に示す。図において、４１，４２，４３， ───
４ｎはフリップフロップ、４４，４５ はＥＸＯＲを示
し、ＥＸＯＲ４４の入力側はＦＦ４ｎからの出力とＦＦ
４１〜ＦＦ４ｎ−１の何れかの出力と接続し、ＥＸＯＲ
４５の入力側にＰＮ送出器からの入力と共に接続し、Ｐ
Ｎ入力信号の良否をチェックする。フリップフロップの
数ｎはチェックビット数により決まり、ＥＸＯＲ４４の
一方の入力側はＰＮチェッカーの生成多項式により決ま
る。即ち４ビット構成の場合は（Ｘ４＋Ｘ ＋１ ）の
生成多項式によりフリップフロップ４番目と１番目の出
側をＥＸＯＲで接続し、７ビット構成の場合は（Ｘ７＋
Ｘ３＋１ ）の生成多項式によりフリップフロップ７番
目と３番目の出側をＥＸＯＲで接続する。したがってビ
ット構成によりＰＮチェッカーの各々のフリップフロッ
プの数と接続法が異なる。
【０００９】
【発明が解決しようとする課題】従来の回路は必要な数
のＰＮチェッカーを設けて、セレクト信号により１つの
チェック結果を選択するものであった。そのため必要な
ＰＮパターンの数だけチェック回路を設けなければなら
なかった。
のＰＮチェッカーを設けて、セレクト信号により１つの
チェック結果を選択するものであった。そのため必要な
ＰＮパターンの数だけチェック回路を設けなければなら
なかった。
【００１０】本発明は複数のＰＮパターンのチェックの
ため（フリップフロップの数−１）本のセレクト信号と
１本のクリア信号を使用することによりＰＮチェッカー
を１つにし、回路規模を小さくすることを目的とする。
ため（フリップフロップの数−１）本のセレクト信号と
１本のクリア信号を使用することによりＰＮチェッカー
を１つにし、回路規模を小さくすることを目的とする。
【００１１】
【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、１１，１２，── １ｎ−
１， １ｎ はフリップフロップ、２１，２２，──
２ｎ−１ はセレクタ、３１，３２，── ３
ｎ−１ はＥＸＯＲ、４はチェック用のＥＸＯＲを示す
。フリップフロップ １ｎ はクリア付きで、フリップ
フロップ１１〜 １ｎ−１ のＱ出力はそれぞれ次段の
フリップフロップＤ入力とＥＸＯＲ３１，３２，──
３ｎ−１ の片方の入力に接続される。フリップフ
ロップ １ｎ−１ のＱ出力はフリップフロップ １ｎ
のＤ入力に接続される。クリア付きフリップフロップ
１ｎ のＱ出力はＥＸＯＲ ３ｎ−１ の片方の入力
およびセレクタ２ｎ−１ の片方の入力に接続される。 ＥＸＯＲ３１，３２，── ３ｎ−１ の出力はそ
れぞれセレクタ２１，２２，── ２ｎ−１ の片
方の入力に接続され、各セレクタの出力が次のセレクタ
のもう片方の入力に接続される。セレクタ２１の出力は
ＥＸＯＲ４に接続され、フリップフロップ１１に入力さ
れる入力データとＥＸＯＲをとり、ＥＸＯＲ４よりチェ
ック結果が出力される。
１に示す。図において、１１，１２，── １ｎ−
１， １ｎ はフリップフロップ、２１，２２，──
２ｎ−１ はセレクタ、３１，３２，── ３
ｎ−１ はＥＸＯＲ、４はチェック用のＥＸＯＲを示す
。フリップフロップ １ｎ はクリア付きで、フリップ
フロップ１１〜 １ｎ−１ のＱ出力はそれぞれ次段の
フリップフロップＤ入力とＥＸＯＲ３１，３２，──
３ｎ−１ の片方の入力に接続される。フリップフ
ロップ １ｎ−１ のＱ出力はフリップフロップ １ｎ
のＤ入力に接続される。クリア付きフリップフロップ
１ｎ のＱ出力はＥＸＯＲ ３ｎ−１ の片方の入力
およびセレクタ２ｎ−１ の片方の入力に接続される。 ＥＸＯＲ３１，３２，── ３ｎ−１ の出力はそ
れぞれセレクタ２１，２２，── ２ｎ−１ の片
方の入力に接続され、各セレクタの出力が次のセレクタ
のもう片方の入力に接続される。セレクタ２１の出力は
ＥＸＯＲ４に接続され、フリップフロップ１１に入力さ
れる入力データとＥＸＯＲをとり、ＥＸＯＲ４よりチェ
ック結果が出力される。
【００１２】セレクタ２１，２２，── ２ｎ−１
を制御するｎ−１本の選択信号とフリップフロップ
１ｎ の１本のクリア信号を適宜設定することにより、
２段からｎ段までの任意のＰＮパターンをチェックする
ように構成する。
を制御するｎ−１本の選択信号とフリップフロップ
１ｎ の１本のクリア信号を適宜設定することにより、
２段からｎ段までの任意のＰＮパターンをチェックする
ように構成する。
【００１３】
【作用】本発明の接続原理を説明すると、■ ＰＮパ
ターンの入力を予め設定しておき、該設定されたＰＮパ
ターンの選択信号Ｓによりセレクタ２１，２２，──
２ｎ−１ のうち２個とクリア信号ＣＬを選択する
。選択されたセレクタは該当するフリップフロップから
の出力と前のセレクタからの出力とをセレクタの１端子
に接続してセレクト信号を送出する。■選択信号により
選択されないセレクタは前のセレクタからの出力を０端
子に接続してスルー状態にする。■ 選択された２個
のセレクタのセレクト信号はＥＸＯＲ３により合成され
て、チェック用のＥＸＯＲ４に挿入され、ＰＮパターン
入力と比較されてＥＸＯＲ４からチェック結果が送出さ
れる。■ 最終段のフリップフロップ １ｎ のクリ
ア端子ＣＬをクリアすることにより、フリップフロップ
のシフト動作をクリアにし、クリアしなければシフト動
作を繰り返す。
ターンの入力を予め設定しておき、該設定されたＰＮパ
ターンの選択信号Ｓによりセレクタ２１，２２，──
２ｎ−１ のうち２個とクリア信号ＣＬを選択する
。選択されたセレクタは該当するフリップフロップから
の出力と前のセレクタからの出力とをセレクタの１端子
に接続してセレクト信号を送出する。■選択信号により
選択されないセレクタは前のセレクタからの出力を０端
子に接続してスルー状態にする。■ 選択された２個
のセレクタのセレクト信号はＥＸＯＲ３により合成され
て、チェック用のＥＸＯＲ４に挿入され、ＰＮパターン
入力と比較されてＥＸＯＲ４からチェック結果が送出さ
れる。■ 最終段のフリップフロップ １ｎ のクリ
ア端子ＣＬをクリアすることにより、フリップフロップ
のシフト動作をクリアにし、クリアしなければシフト動
作を繰り返す。
【００１４】
【実施例】本発明のＰＮチェッカー（ｎ＝７）の実施例
のブロック構成図を図２に示す。図３は７段と４段の場
合の接続図を示す。図（ａ）は７段のＰＮチェッカーの
接続図、図（ｂ）は４段のＰＮチェッカーの接続図を示
す。図において、１１はフリップフロップ、１２はセレ
クタ、１３はＥＸＯＲ、１４はチェック用ＥＸＯＲを示
す。
のブロック構成図を図２に示す。図３は７段と４段の場
合の接続図を示す。図（ａ）は７段のＰＮチェッカーの
接続図、図（ｂ）は４段のＰＮチェッカーの接続図を示
す。図において、１１はフリップフロップ、１２はセレ
クタ、１３はＥＸＯＲ、１４はチェック用ＥＸＯＲを示
す。
【００１５】図２のブロック構成図において、フリップ
フロップ１１は７段からなり、セレクタ１２およびＥＸ
ＯＲ１３は６段からなる。６段のセレクタ１３の制御端
子に入力される選択信号をＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６ とし、７段目のフリップフロップのクリア端
子に入力されるクリア信号をＣＬとすると、入力側から
送られる選択信号とクリア信号を”０” または”１”
に設定することにより該当する生成多項式のＰＮチェ
ッカーを設定することができる。
フロップ１１は７段からなり、セレクタ１２およびＥＸ
ＯＲ１３は６段からなる。６段のセレクタ１３の制御端
子に入力される選択信号をＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６ とし、７段目のフリップフロップのクリア端
子に入力されるクリア信号をＣＬとすると、入力側から
送られる選択信号とクリア信号を”０” または”１”
に設定することにより該当する生成多項式のＰＮチェ
ッカーを設定することができる。
【００１６】図３（ａ）の７段のＰＮチェッカーはある
特性多項式（Ｘ７＋Ｘ３＋１）でのＰＮチェッカーで、
図２のセレクト信号とクリア信号（Ｓ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５，Ｓ６，ＣＬ）を（０，０，１，０，０，０
，１）と設定すれば、図３（ａ）と等価になる。
特性多項式（Ｘ７＋Ｘ３＋１）でのＰＮチェッカーで、
図２のセレクト信号とクリア信号（Ｓ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５，Ｓ６，ＣＬ）を（０，０，１，０，０，０
，１）と設定すれば、図３（ａ）と等価になる。
【００１７】図３（ｂ）の４段のＰＮチェッカーは別の
特性多項式（Ｘ４＋Ｘ ＋１）でのＰＮチェッカーで、
図２のセレクト信号とクリア信号（Ｓ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５，Ｓ６，ＣＬ）を（１，０，０，１，０，０
，０）と設定すれば、図３（ｂ）と等価になる。
特性多項式（Ｘ４＋Ｘ ＋１）でのＰＮチェッカーで、
図２のセレクト信号とクリア信号（Ｓ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５，Ｓ６，ＣＬ）を（１，０，０，１，０，０
，０）と設定すれば、図３（ｂ）と等価になる。
【００１８】従って、入力側から送られてくるＰＮパタ
ーンに応じて設定された制御信号により、該当するＰＮ
チェッカーが設定され、入力するＰＮパターンとＰＮチ
ェッカーで生成されるＰＮパターンをビット毎に比較す
ることにより、ＰＮパターンの良否をチェックすること
が出来る。
ーンに応じて設定された制御信号により、該当するＰＮ
チェッカーが設定され、入力するＰＮパターンとＰＮチ
ェッカーで生成されるＰＮパターンをビット毎に比較す
ることにより、ＰＮパターンの良否をチェックすること
が出来る。
【００１９】
【発明の効果】従来回路では必要な個数のＰＮチェッカ
ーを用意し、その中から１つのチェッカーを選択してチ
ェック結果を判定していたが、本発明ではＰＮチェッカ
ーが１つで済むので回路規模を従来より小さくすること
ができる。
ーを用意し、その中から１つのチェッカーを選択してチ
ェック結果を判定していたが、本発明ではＰＮチェッカ
ーが１つで済むので回路規模を従来より小さくすること
ができる。
【図１】 本発明の原理構成図
【図２】 実施例のブロック構成図
【図３】 実施例の７段と４段の接続図
【図４】
送出器とチェッカーの接続図
送出器とチェッカーの接続図
【図５】 ビット信号の
組合せ図
組合せ図
【図６】 従来例のブロック構成図
【図７】 １回路分の回路構成図
１１，１２， １ｎ−１， １ｎ ，１１， ２３，
２５， ４１， ４２， ４３， ４ｎ フリップ
フロップ ２１，２２， ２ｎ−１， １２， ３０ セレク
タ３１，３２， ３ｎ−１，４， １３， １４， ２
４， ２６， ２７， ４４， ４５ ＥＸＯＲ ２１ ＰＮ送出器
２５， ４１， ４２， ４３， ４ｎ フリップ
フロップ ２１，２２， ２ｎ−１， １２， ３０ セレク
タ３１，３２， ３ｎ−１，４， １３， １４， ２
４， ２６， ２７， ４４， ４５ ＥＸＯＲ ２１ ＰＮ送出器
Claims (1)
- 【請求項１】 システム試験における擬似ランダム信
号（ＰＮ）をチェックする為の、ｎ個のフリップフロッ
プ（１１，１２，── １ｎ−１， １ｎ ）と、
ｎ−１個のセレクタ（２１，２２，── ２ｎ−１
）と、ｎ−１個のＥＸＯＲ（３１，３２，──３ｎ−
１ ）と、チェック用のＥＸＯＲ（４）よりなるＰＮチ
ェッカーにおいて、ｎ個目のフリップフロップ（ １ｎ
）はクリア付きで、フリップフロップ（１１〜１ｎ−
１ ）のＱ出力はそれぞれ次段のフリップフロップＤ入
力とＥＸＯＲ（３１，３２，── ３ｎ−１ ）の
片方の入力に接続され、フリップフロップ（ １ｎ−１
）のＱ出力はフリップフロップ（ １ｎ）のＤ入力に
接続され、クリア付きフリップフロップ（ １ｎ ）の
Ｑ出力はＥＸＯＲ（ ３ｎ−１ ）の片方の入力および
セレクタ（２ｎ−１ ）の片方の入力に接続され、ＥＸ
ＯＲ（３１，３２，── ３ｎ−１ ）の出力はそ
れぞれセレクタ（２１，２２，── ２ｎ−１ ）
の片方の入力に接続され、各セレクタの出力が次のセレ
クタのもう片方の入力に接続され、セレクタ（２１）の
出力はＥＸＯＲ（４）に接続され、フリップフロップ（
１１）に入力される入力データとＥＸＯＲをとり、ＥＸ
ＯＲ（４）よりチェック結果を出力し、セレクタ（２１
，２２，── ２ｎ−１ ）を制御するｎ−１本の
選択信号とフリップフロップ（ １ｎ ）の１本のクリ
ア信号を適宜設定することにより、２段からｎ段までの
任意のＰＮパターンをチェックすることを特徴とする可
変ＰＮチェッカー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056565A JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変ｐｎチェッカー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056565A JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変ｐｎチェッカー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291511A true JPH04291511A (ja) | 1992-10-15 |
Family
ID=13030658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056565A Withdrawn JPH04291511A (ja) | 1991-03-20 | 1991-03-20 | 可変ｐｎチェッカー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016504784A (ja) * | 2012-10-25 | 2016-02-12 | 日本テキサス・インスツルメンツ株式会社 | トランシーバのためのフレキシブルｐｒｂｓアーキテクチャ |
-
1991
- 1991-03-20 JP JP3056565A patent/JPH04291511A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016504784A (ja) * | 2012-10-25 | 2016-02-12 | 日本テキサス・インスツルメンツ株式会社 | トランシーバのためのフレキシブルｐｒｂｓアーキテクチャ |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |