JPH04278535A - Wiring formation method - Google Patents
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Landscapes
- Drying Of Semiconductors (AREA)
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、配線形成方法に関し、
特にアルミニウムに少量のシリコンと銅を含有する合金
属の配線を形成する配線形成方法に関する。[Industrial Application Field] The present invention relates to a wiring forming method,
In particular, the present invention relates to a wiring forming method for forming wiring made of an alloy of aluminum containing a small amount of silicon and copper.
【０００２】0002
【従来の技術】近年において、半導体集積回路の高集積
化に伴い、アルミ配線技術においては、各種のマイグレ
ーションの発生が確認され、マイグレーション抑制効果
として、微量のシリコンや銅の添加が知られており、す
でに量産に導入されている。しかし、上記配線材料は微
細加工する上で数多くの問題をかかえており、その１つ
として、上記配線材料の微細パターニングに用いられる
ドライエッチングの際に発生する残渣がある。これは、
ドライエッチング中に、アルミ中に含まれる銅やシリコ
ンの塩化物の蒸気圧が低いために生じる。この残渣は配
線間のリークを引き起こし易く、半導体集積回路の信頼
性を低下させる原因にもなる。以下に、アルミニウムに
総重量比０．１〜０．５％のシリコンと、総重量比０．
１〜０．５％の銅をそれぞれ添加した配線材料（以下Ａ
ｌ−Ｓｉ−Ｃｕ合金と略す）を半導体集積回路の配線材
料に用いた場合の配線加工技術を図を参照して説明する
。[Prior Art] In recent years, with the increasing integration of semiconductor integrated circuits, various types of migration have been confirmed to occur in aluminum wiring technology, and the addition of small amounts of silicon or copper is known to have the effect of suppressing migration. , has already been introduced into mass production. However, the wiring material has many problems in microfabrication, one of which is the residue generated during dry etching used for fine patterning of the wiring material. this is,
This occurs because the vapor pressure of copper and silicon chlorides contained in aluminum is low during dry etching. This residue tends to cause leakage between wiring lines, and also causes a decrease in reliability of the semiconductor integrated circuit. Below, silicon with a total weight ratio of 0.1 to 0.5% and a total weight ratio of 0.1 to 0.5% are added to aluminum.
Wiring materials to which 1 to 0.5% copper is added (hereinafter referred to as A
1-Si-Cu alloy) is used as a wiring material for a semiconductor integrated circuit, a wiring processing technique will be described with reference to the drawings.
【０００３】図２（ａ）〜（ｄ）は従来の配線形成方法
の一例を説明するための工程順に示す半導体チップの断
面図である。まず、図２（ａ）に示す様に、所定の拡散
層，絶縁膜等が形成された半導体基板１の表面にＡｌ−
Ｓｉ−Ｃｕ合金膜２をスパッタ蒸着法により約１．０μ
ｍ積層する。次に、図２（ｂ）に示すように、その上に
フォトリソグラフィ工程により微細なレジストパターン
３を厚さ約２．０μｍ形成する。ここで、図２（ｃ）に
示すようにレジストパターンの耐ドライエッチ性向上を
目的として紫外光（ＵＶ光）を照射する。次に、図２（
ｄ）に示すように、レジストパターン３をマスクとして
Ａｌ−Ｓｉ−Ｃｕ合金をリアクティブ・イオン・エッチ
ング（Ｒ．Ｉ．Ｅ．）法によりドライエッチングを行う
。ここで用いられるドライエッチングガスとしては、塩
素系ガス（三塩化ホウ素，塩素など）に、Ａｌ−Ｓｉ−
Ｃｕ合金のサイドエッチ、及び腐食の防止を目的とした
フロン系ガス（四フッカ炭素など）を少量添加したガス
が一般に用いられる。Ａｌ系合金のドライエッチングは
ラジカル性が強いために、エッチャントである塩素系イ
オンの入射エネルギーにはあまり依存しない。しかし、
添加物のシリコンや銅はその塩化物の蒸気圧が低いため
に、主としてイオンのスパッタリングによりエッチング
が進行する。したがって、図２（ｄ）に示すように、こ
のシリコンや銅は残渣４として発生し易く、これはショ
ートの原因となり、半導体集積回路の製造上好ましくな
い。さて、Ａｌ−Ｓｉ−Ｃｕ合金のドライエッチングの
従来の実施例を具体的に示す。用いたガスは、塩素１０
〜３０ｓｃｃｍ（ｓｃｃｍは、摂氏零度、１気圧の下で
１分間に何ｃｃ流れるかを示すｓｔａｎｄａｒｄ ｃ
ｃ／ｍｉｎｕｔｅの略）、三塩化ホウ素１００〜１５０
ｓｃｃｍ，四フッ化炭素１０〜２０ｓｃｃｍの混合ガス
である。１３．５６ＭＨｚの高周波電源からの出力は１
５００〜２０００Ｗ，エッチングの真空度は０．１３３
〜０．３９９Ｐａとし、２０分間のエッチングを行った
。装置はバッチ式のＲ．Ｉ．Ｅ．装置で、上部電極と下
部電極の間隔は約１０ｃｍである。エッチング終了後、
半導体基板を光学顕微鏡で観察したところ、半導体基板
全面に前述したような残渣が見られた。電極間隔を変化
させた場合、１０ｃｍより広げると残渣がより発生し易
くなり、逆に１０ｃｍより狭めると、残渣は減少するが
、サイドエッチが起り、好ましい形状は得られない。FIGS. 2A to 2D are cross-sectional views of a semiconductor chip shown in order of steps to explain an example of a conventional wiring forming method. First, as shown in FIG. 2(a), Al-
A Si-Cu alloy film 2 is deposited to a thickness of approximately 1.0μ by sputter deposition.
m layers. Next, as shown in FIG. 2(b), a fine resist pattern 3 having a thickness of about 2.0 μm is formed thereon by a photolithography process. Here, as shown in FIG. 2C, ultraviolet light (UV light) is irradiated for the purpose of improving the dry etch resistance of the resist pattern. Next, Figure 2 (
As shown in d), using the resist pattern 3 as a mask, the Al-Si-Cu alloy is dry etched by reactive ion etching (R.I.E.). The dry etching gas used here includes chlorine-based gas (boron trichloride, chlorine, etc.), Al-Si-
A gas to which a small amount of fluorocarbon gas (such as tetrafluorocarbon) is added is generally used for the purpose of side etching the Cu alloy and preventing corrosion. Since dry etching of Al-based alloys has strong radical properties, it does not depend much on the incident energy of chlorine-based ions, which are etchants. but,
Since the vapor pressure of the chloride of silicon and copper as additives is low, etching proceeds mainly by sputtering of ions. Therefore, as shown in FIG. 2(d), this silicon and copper are likely to be generated as a residue 4, which causes a short circuit and is unfavorable in the production of semiconductor integrated circuits. Now, a conventional example of dry etching of an Al-Si-Cu alloy will be specifically described. The gas used was chlorine 10
~30 sccm (sccm is the standard c that indicates how many cc flows per minute at zero degrees Celsius and 1 atm.
c/minute), boron trichloride 100-150
sccm, and a mixed gas of 10 to 20 sccm of carbon tetrafluoride. The output from the 13.56MHz high frequency power supply is 1
500-2000W, etching vacuum degree 0.133
Etching was performed for 20 minutes at a pressure of ~0.399 Pa. The device is a batch type R. I. E. In the device, the spacing between the upper and lower electrodes is approximately 10 cm. After etching is completed,
When the semiconductor substrate was observed with an optical microscope, the aforementioned residue was found all over the semiconductor substrate. When changing the electrode spacing, if it is wider than 10 cm, residue is more likely to be generated, and if it is narrower than 10 cm, the residue is reduced, but side etching occurs and a desirable shape cannot be obtained.
【０００４】0004
【発明が解決しようとする課題】上述した様に、アルミ
ニウムに微量のシリコンや銅が添加された配線材料のド
ライエッチングを行う場合、塩素系ガスにフロン系ガス
を少量添加したガスが一般に用いられるが、この場合、
シリコンや銅の反応生成物である塩化物は蒸気圧が低い
ため、このシリコンや銅がドライエッチング後に残渣と
して残り易いという問題点があった。[Problems to be Solved by the Invention] As mentioned above, when performing dry etching of a wiring material made of aluminum with trace amounts of silicon or copper added, a gas made by adding a small amount of fluorocarbon gas to chlorine gas is generally used. But in this case,
Since chloride, which is a reaction product of silicon and copper, has a low vapor pressure, there is a problem in that silicon and copper tend to remain as a residue after dry etching.
【０００５】本発明の目的は、かかる問題を解消する配
線形成方法を提供することである。[0005] An object of the present invention is to provide a wiring forming method that solves this problem.
【０００６】[0006]
【課題を解決するための手段】本発明の配線形成方法は
、半導体基板に形成されるアルミニウムに少量のシリコ
ンと銅を含有する合金膜を２枚の電極を有するドライエ
ッチング装置により選択的にエッチングし、配線を形成
する配線形成方法において、塩素系ガスに少量のフロン
系ガスを添加した混合ガスを用いてドライエッチングす
る第１の工程と、この工程後に引続きフロン系ガスのみ
を用い、上記した２枚の電極の間隔を第１の工程の際の
４分の１以下にしてドライエッチングする第２の工程と
を含んで構成される。[Means for Solving the Problems] The wiring forming method of the present invention selectively etches an alloy film containing a small amount of silicon and copper on aluminum formed on a semiconductor substrate using a dry etching device having two electrodes. However, in the wiring formation method for forming wiring, the first step is dry etching using a mixed gas of chlorine gas and a small amount of fluorocarbon gas added, and after this step, only fluorocarbon gas is used to perform the above-mentioned process. The method includes a second step in which the distance between the two electrodes is reduced to one-fourth or less of that in the first step, and dry etching is performed.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.
【０００８】図１（ａ）〜（ｅ）は、本発明の配線形成
方法の一実施例を説明するための工程順に示す半断面図
である。この配線形成方法は、先ず、図１（ａ）に示す
ように、拡散層及び絶縁膜等が形成された半導体基板１
の表面にスパッタ蒸着法により１％シリコン及び０．５
％の銅を添加したアルミニウム合金（Ａｌ−Ｓｉ−Ｃｕ
合金）を被着して膜厚が約１．０μｍのＡｌ−Ｓｉ−Ｃ
ｕ合金膜２を形成する。次に、図１（ｂ）に示すように
このＡｌ−Ｓｉ−Ｃｕ合金膜２上にレジスト膜３を形成
した後に、フォトリソグラフィにより微細なレジストパ
ターン３を形成する。更に、図１（ｃ）に示すように基
板の全面に紫外（ＵＶ）光を照射することにより、レジ
スト膜３を硬化させてレジストパターンの耐ドライエッ
チング性を向上させる。次に、図１（ｄ）に示すように
、レジスト膜３をマスクとして、ＲＩＥ法によりＡｌ−
Ｓｉ−Ｃｕ合金膜２をドライエッチングすることにより
、所定の配線を形成する。この場合、エッチング装置と
しては、バッチ式ＲＩＥ装置を使用し、ドライエッチン
グガスとしては、１０ｓｃｃｍのフロン系ガスであるト
リフロウル水素化カーボンを、１００ｓｃｃｍの三塩化
ホウ素及び５０ｓｃｃｍの塩素系ガスに添加した混合ガ
スを使用すればよい。このとき、例えば、エッチング時
の圧力は２０〜４０ｍＴｏｒｒとし、高周波電源の出力
は１ｋｗとした。また、上部電極と下部電極との間隔は
１０ｃｍとする。FIGS. 1A to 1E are half cross-sectional views showing the order of steps for explaining an embodiment of the wiring forming method of the present invention. In this wiring formation method, first, as shown in FIG. 1(a), a semiconductor substrate 1 on which a diffusion layer, an insulating film, etc.
1% silicon and 0.5
Aluminum alloy (Al-Si-Cu
Al-Si-C with a film thickness of approximately 1.0 μm
A u alloy film 2 is formed. Next, as shown in FIG. 1(b), a resist film 3 is formed on this Al-Si-Cu alloy film 2, and then a fine resist pattern 3 is formed by photolithography. Furthermore, as shown in FIG. 1C, the entire surface of the substrate is irradiated with ultraviolet (UV) light to harden the resist film 3 and improve the dry etching resistance of the resist pattern. Next, as shown in FIG. 1(d), using the resist film 3 as a mask, Al-
By dry etching the Si--Cu alloy film 2, predetermined wirings are formed. In this case, a batch type RIE device is used as the etching device, and the dry etching gas is a mixture of 10 sccm of trifluorohydrogenated carbon, which is a fluorocarbon gas, added to 100 sccm of boron trichloride and 50 sccm of a chlorine gas. You can use gas. At this time, for example, the pressure during etching was set to 20 to 40 mTorr, and the output of the high frequency power source was set to 1 kW. Further, the interval between the upper electrode and the lower electrode is 10 cm.
【０００９】ドライエッチング終了後、エッチングチャ
ンバー内を十分に真空排気した後、電極間隔を１０→２
ｃｍへ変え、図１（ｅ）に示すようにフロン系ガスによ
るドライエッチングを行う。このドライエッチングは、
上記したＡｌ−Ｓｉ−Ｃｕ合金膜２のドライエッチング
の際に発生する残渣を除去することを、その目的として
いる。その際、例えばフロン系ガスとして四フッ化炭素
を２０〜３０ｓｃｃｍ流し、エッチング時の圧力は２０
０〜３００ｍＴｏｒｒ，高周波電源の出力は１ｋｗとす
れば良い。また、エッチング時間は３０秒程度で良い。
実際に上記条件下で半導体基板をドライエッチングした
結果、半導体基板上に形成された配線パターンを光学顕
微鏡で観察したところ、残渣は全く発生していないこと
が確認された。After dry etching, the etching chamber was sufficiently evacuated, and the electrode spacing was changed from 10 to 2.
cm, and dry etching is performed using a fluorocarbon gas as shown in FIG. 1(e). This dry etching
The purpose is to remove the residue generated during the dry etching of the Al-Si-Cu alloy film 2 described above. At that time, for example, carbon tetrafluoride is flowed at 20 to 30 sccm as a fluorocarbon gas, and the pressure during etching is 20 sccm.
0 to 300 mTorr, and the output of the high frequency power source may be 1 kW. Further, the etching time may be about 30 seconds. As a result of actually dry etching a semiconductor substrate under the above conditions, when the wiring pattern formed on the semiconductor substrate was observed with an optical microscope, it was confirmed that no residue was generated at all.
【００１０】このフロン系ガスでのエッチングは、２０
秒以下では完全に残渣を除去することは出来ない。また
、３０秒より長い時間行った場合、残渣は完全に除去さ
れるが、下地絶縁膜のエッチング量が大きくなり、半導
体装置の信頼性を低下させるため、好ましくない。また
、電極間隔は３ｃｍ以上では、配線下の絶縁膜が等方的
にエッチングされてしまう。サイドエッチ現象を極力を
小さくすることで、電極間隔を２ｃｍ程度とする。この
ことによりプラズマ中のイオンの加速エネルギーが高ま
るため、半導体基板上でのスパッタリング効果が大きく
なり、その結果、短いエッチング時間でも、残渣除去に
十分な効果がある。勿論、この電極間隔は、１ｃｍ以下
にすることは、下地面を損傷することになり、この方法
では避けている。[0010] This etching with fluorocarbon gas is
Residues cannot be completely removed in seconds or less. Furthermore, if etching is carried out for a time longer than 30 seconds, the residue is completely removed, but the amount of etching of the base insulating film becomes large, which is not preferable because it reduces the reliability of the semiconductor device. Furthermore, if the electrode spacing is 3 cm or more, the insulating film under the wiring will be etched isotropically. By minimizing the side etch phenomenon, the electrode spacing is set to about 2 cm. This increases the acceleration energy of ions in the plasma, thereby increasing the sputtering effect on the semiconductor substrate, and as a result, even a short etching time is sufficient for removing residues. Of course, setting the electrode spacing to less than 1 cm will damage the underlying surface, which is avoided in this method.
【００１１】次に、本発明の配線形成方法の他の実施例
について説明する。この実施例は、前述の実施例の最終
工程のドライエッチの条件が異なるものである。すなわ
ち、本実施例においては、Ａｌ−Ｓｉ−Ｃｕ合金膜２の
ドライエッチング後、前述の実施例と同様にエッチング
チャンバ内を十分に真空に引いた後、電極間隔を１ｃｍ
とし、フロン系ガスとしてトリフロウル水素化カーボン
を用いたドライエッチングを行う。その際、例えばトリ
フロウル水素化カーボンを２０〜３０ｓｃｃｍ流し、エ
ッチング時の圧力は２００〜３００ｍＴｏｒｒ，高周波
電源の出力は１ｋｗとすれば良い。また、エッチング時
間は３０秒程度で良い。本実施例によれば、第１の実施
例と同様の効果を奏すると共に、ドライエッチングの際
、下地絶縁膜のエッチングレートが四フッ化炭素を用い
た場合０．０６μｍ／ｍｉｎであるのに対して、０．０
３５μｍ／ｍｉｎと低いため、エッチング時間に対して
広くマージンが持てることになる。また、本実施例にお
いても、実際に上記工程により半導体基板をドライエッ
チングした結果、半導体基板上に形成された配線パター
ンを光学顕微鏡で観察したところ、残渣は全く発生して
いないことが確認された。Next, another embodiment of the wiring forming method of the present invention will be described. This example differs from the previous example in terms of dry etching conditions in the final step. That is, in this example, after dry etching the Al-Si-Cu alloy film 2, the etching chamber was sufficiently evacuated as in the previous example, and then the electrode spacing was set to 1 cm.
Then, dry etching is performed using trifluor hydrogenated carbon as a fluorocarbon gas. At that time, for example, trifluoride carbon may be flowed at 20 to 30 sccm, the pressure during etching may be 200 to 300 mTorr, and the output of the high frequency power source may be 1 kW. Further, the etching time may be about 30 seconds. According to this embodiment, the same effects as in the first embodiment are achieved, and the etching rate of the base insulating film during dry etching is 0.06 μm/min when carbon tetrafluoride is used. 0.0
Since it is as low as 35 μm/min, there is a wide margin for etching time. In addition, in this example as well, when the wiring pattern formed on the semiconductor substrate was actually dry etched by the above process and the wiring pattern formed on the semiconductor substrate was observed with an optical microscope, it was confirmed that no residue was generated at all. .
【００１２】0012
【発明の効果】以上説明したように本発明によればアル
ミニウムに少量のシリコンと銅とを含有する合金膜をド
ライエッチングする際に、塩素系ガスに少量のフロン系
ガスを添加した混合ガスを用いてドライエッチングする
第１の工程の後に、フロン系ガスのみを用いて２枚の電
極間隔を第１の工程での際の４分の１以下としてドライ
エッチングするので、より異方性エッチング度が強調さ
れ、発生した残渣を完全に除去することができ、信頼性
が高い配線形成方法が得られるという効果がある。As explained above, according to the present invention, when dry etching an alloy film containing a small amount of silicon and copper on aluminum, a mixed gas containing a small amount of fluorocarbon gas added to a chlorine gas is used. After the first step of dry etching using chlorofluorocarbon gas, dry etching is performed using only a fluorocarbon gas with the gap between the two electrodes set to one-fourth or less of that in the first step, resulting in a more anisotropic etching degree. This has the effect that the generated residue can be completely removed and a highly reliable wiring formation method can be obtained.
【図１】本発明の配線形成方法の一実施例を説明するた
めの工程順に示す半導体チップの断面図である。FIG. 1 is a cross-sectional view of a semiconductor chip shown in order of steps for explaining an embodiment of the wiring forming method of the present invention.
【図２】従来の配線形成方法の一例を説明するための工
程順に示す半導体チップの断面図である。FIG. 2 is a cross-sectional view of a semiconductor chip shown in order of steps for explaining an example of a conventional wiring forming method.
１ 半導体基板 ２ Ａｌ−Ｓｉ−Ｃｕ合金膜 ３ レジストパターン ４ 残渣 1 Semiconductor substrate 2 Al-Si-Cu alloy film 3 Resist pattern 4 Residue
Claims (1)
に少量のシリコンと銅を含有する合金膜を２枚の電極を
有するドライエッチング装置により選択的にエッチング
し、配線を形成する配線形成方法において、塩素系ガス
に少量のフロン系ガスを添加した混合ガスを用いてドラ
イエッチングする第１の工程と、この工程後に引続きフ
ロン系ガスのみを用い、上記した２枚の電極の間隔を第
１の工程の際の４分の１以下にしてドライエッチングす
る第２の工程とを含んでいることを特徴とする配線形成
方法。1. A wiring forming method in which wiring is formed by selectively etching an alloy film containing a small amount of silicon and copper on aluminum formed on a semiconductor substrate using a dry etching device having two electrodes. The first step is dry etching using a mixed gas in which a small amount of fluorocarbon gas is added to the base gas, and after this step, only the fluorocarbon gas is used to adjust the distance between the two electrodes as in the first step. and a second step of performing dry etching to reduce the thickness to one-quarter or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148791A JPH04278535A (en) | 1991-03-07 | 1991-03-07 | Wiring formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148791A JPH04278535A (en) | 1991-03-07 | 1991-03-07 | Wiring formation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278535A true JPH04278535A (en) | 1992-10-05 |
Family
ID=12609711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148791A Pending JPH04278535A (en) | 1991-03-07 | 1991-03-07 | Wiring formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278535A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783459A (en) * | 1993-05-20 | 1998-07-21 | Fujitsu Limited | Method for fabricating a semiconductor device |
| KR100464660B1 (en) * | 1997-10-29 | 2005-04-06 | 매그나칩 반도체 유한회사 | Etch byproduct removal method of semiconductor device |
| JP2011515828A (en) * | 2008-02-08 | 2011-05-19 | ラム リサーチ コーポレーション | Method and apparatus for changing the area ratio in a plasma processing system |
-
1991
- 1991-03-07 JP JP4148791A patent/JPH04278535A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783459A (en) * | 1993-05-20 | 1998-07-21 | Fujitsu Limited | Method for fabricating a semiconductor device |
| KR100464660B1 (en) * | 1997-10-29 | 2005-04-06 | 매그나칩 반도체 유한회사 | Etch byproduct removal method of semiconductor device |
| JP2011515828A (en) * | 2008-02-08 | 2011-05-19 | ラム リサーチ コーポレーション | Method and apparatus for changing the area ratio in a plasma processing system |
| JP2014041827A (en) * | 2008-02-08 | 2014-03-06 | Lam Research Corporation | Methods and apparatus for changing area ratio in plasma processing system |
| US10161042B2 (en) | 2008-02-08 | 2018-12-25 | Lam Research Corporation | Apparatus for changing area ratio in a plasma processing system |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |