JPH0427697B2 - - Google Patents
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- JPH0427697B2 JPH0427697B2 JP57024012A JP2401282A JPH0427697B2 JP H0427697 B2 JPH0427697 B2 JP H0427697B2 JP 57024012 A JP57024012 A JP 57024012A JP 2401282 A JP2401282 A JP 2401282A JP H0427697 B2 JPH0427697 B2 JP H0427697B2
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- JP
- Japan
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- charge transfer
- electrode
- output gate
- charge
- gate electrode
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- 238000001514 detection method Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合装置に関し、特に２本の電荷
結合素子の出力を交互に取り出すことができる電
荷転送装置に関する。
結合素子の出力を交互に取り出すことができる電
荷転送装置に関する。
第１図は従来の電荷転送装置の一例を示す図
で、転送電極及び出力ゲート電極の配列を示す平
面図に説明の都合上電荷検出装置の回路接続図を
書き入れてある。この電荷転送装置は半導体基板
１の表面上に酸化膜を介して連続して配設された
複数の電荷転送電極２，３，４，５，２′，３′，
４′，５′に転送用電圧として第２図に示すような
タイミングでクロツクφ1，φ2，φ3，φ4を加える
ことにより、これら転送電極下に形成される電荷
転送チヤネルを用いて電荷の転送を行なうもので
ある。第１図に示す電荷転送装置は表面チヤネル
型電荷結合装置を例にしたものであるが、説明を
簡単化するため電荷転送装置は表面チヤネル
CCDとし、半導体基板はＰ型とし、転送される
電荷、即ちキヤリアは電子とする。
で、転送電極及び出力ゲート電極の配列を示す平
面図に説明の都合上電荷検出装置の回路接続図を
書き入れてある。この電荷転送装置は半導体基板
１の表面上に酸化膜を介して連続して配設された
複数の電荷転送電極２，３，４，５，２′，３′，
４′，５′に転送用電圧として第２図に示すような
タイミングでクロツクφ1，φ2，φ3，φ4を加える
ことにより、これら転送電極下に形成される電荷
転送チヤネルを用いて電荷の転送を行なうもので
ある。第１図に示す電荷転送装置は表面チヤネル
型電荷結合装置を例にしたものであるが、説明を
簡単化するため電荷転送装置は表面チヤネル
CCDとし、半導体基板はＰ型とし、転送される
電荷、即ちキヤリアは電子とする。
ここで第１図において、１はＰ型半導体基板、
２〜５，２′〜５′は転送用ゲート電極、６は出力
ゲート電極、１１はＰ型半導体基板に設けられた
Ｎ型拡散層であり、転送されて来る電荷を検出す
る電荷検出用領域である。第１図、第２図を用
い、この検出部の動作を説明する。
２〜５，２′〜５′は転送用ゲート電極、６は出力
ゲート電極、１１はＰ型半導体基板に設けられた
Ｎ型拡散層であり、転送されて来る電荷を検出す
る電荷検出用領域である。第１図、第２図を用
い、この検出部の動作を説明する。
時刻t1においてφRに「高」レベルを加え、
MOSトランジスタTr1を導通させ、そのソース
電位Vs1をTr1のドレイン電位VRDと同電位に設定
する。時刻t2にφRは「低」レベルとし、ソース領
域１１はフローテイング状態となる。この状態後
に時刻t3においてφ4を「低」レベルにし、電極５
の下に蓄積されていたキヤリアを一定電圧VOGが
加えられている出力ゲート電極６の下のチヤネル
を通し、ソース領域１１に流入させる。この流入
電荷によるVs1の電位変化をMOSトランジスタ
Tr2と抵抗R1よりなるソースフオロワー回路の
MOSトランジスタTr2のゲートに加えることに
より、出力信号をVout端子１５より取り出され
る。また時刻t4，t5，t6の経過にともない、同様
にしてφ2ゲート３′に蓄積された電荷を電圧に変
換して出力信号としてVout端子より取り出す。
MOSトランジスタTr1を導通させ、そのソース
電位Vs1をTr1のドレイン電位VRDと同電位に設定
する。時刻t2にφRは「低」レベルとし、ソース領
域１１はフローテイング状態となる。この状態後
に時刻t3においてφ4を「低」レベルにし、電極５
の下に蓄積されていたキヤリアを一定電圧VOGが
加えられている出力ゲート電極６の下のチヤネル
を通し、ソース領域１１に流入させる。この流入
電荷によるVs1の電位変化をMOSトランジスタ
Tr2と抵抗R1よりなるソースフオロワー回路の
MOSトランジスタTr2のゲートに加えることに
より、出力信号をVout端子１５より取り出され
る。また時刻t4，t5，t6の経過にともない、同様
にしてφ2ゲート３′に蓄積された電荷を電圧に変
換して出力信号としてVout端子より取り出す。
このようにして二系列の電荷転送素子の出力は
交互に取り出されるのであるが、従来の第１図に
示すような出力ゲート端子への配線では以下に述
べる欠点があつた。
交互に取り出されるのであるが、従来の第１図に
示すような出力ゲート端子への配線では以下に述
べる欠点があつた。
電荷転送用電極、及び出力ゲート電極は、お互
いに電荷転送効率の劣化を防止するために、重ね
合わせ構造をとつている。ところが、この重ね合
わせ構造のため、各電極間に大きなカツプリング
容量が存在する。このカツプリング容量の存在の
ため、φ4及びφ2クロツクが変化する時、出力ゲ
ート電位も変動を受ける。
いに電荷転送効率の劣化を防止するために、重ね
合わせ構造をとつている。ところが、この重ね合
わせ構造のため、各電極間に大きなカツプリング
容量が存在する。このカツプリング容量の存在の
ため、φ4及びφ2クロツクが変化する時、出力ゲ
ート電位も変動を受ける。
特に出力ゲートが多結晶Siで作製されている場
合、VOG端子より、出力ゲート先端までの抵抗は
大きなものとなるため、この出力ゲート電位の変
動は大きなものとなる。この出力ゲート電位の変
動は(1)出力ゲート下のチヤネルポテンシヤルの変
動をもたらし、出力ゲート下の電荷転送スピード
に影響を与える。(2)出力ゲートと電荷検出領域と
のカツプリング容量の存在のため、出力ゲート電
位の変動は高入力インピーダンスの電荷検出領域
の電位変動となり、電荷検出部のＳ／Ｎ比の低下
をひき起こす。
合、VOG端子より、出力ゲート先端までの抵抗は
大きなものとなるため、この出力ゲート電位の変
動は大きなものとなる。この出力ゲート電位の変
動は(1)出力ゲート下のチヤネルポテンシヤルの変
動をもたらし、出力ゲート下の電荷転送スピード
に影響を与える。(2)出力ゲートと電荷検出領域と
のカツプリング容量の存在のため、出力ゲート電
位の変動は高入力インピーダンスの電荷検出領域
の電位変動となり、電荷検出部のＳ／Ｎ比の低下
をひき起こす。
以上述べたことを第３図ａ、第４図を用い具体
的に説明する。第３図ａは、VOG端子より見たと
ころの従来配線での分布定数的に表現した等価回
路である。ここでC1/4-OG，C2/4-OG，C3/4-OGは出力
ゲート電極とφ4ゲートとのカツプリング容量、
C1/2-OG，C2/2-OG，C3/2-OGは出力ゲート電極とφ2ゲ
ートとのカツプリング容量、COGは出力ゲート電
極と基板との容量、ROGは出力ゲート電極の抵抗
である。但し、簡単のため分布定数は一定とし
た。ここでいま第４図に示すようなクロツク波形
をφ4，φ2端子に加えた場合、カツプリング容量
とROG抵抗のため、出力ゲート部の等価回路内の
VOG-4の節点とVOG-2の節点とには第３図に示すよ
うなスパイク状の雑音が混入する。しかも、第２
図よりわかるようにVOG-2の節点はVOG端子より
のインピーダンスがVOG-4に比べて大きいため、
第３図に示したように、VOG-2の節点の電位変動
は、VOG-4に比べ大きなものとなつてしまう。そ
のため、クロツクパルスφ2，φ4が出力に与える
影響はクロツクφ2の方が大きくなり、第４図に
示すように、クロツクφ2が正確にクロツクφ4の
反転パルスであつても出力端子Voutには雑音成
分が存在してしまう。
的に説明する。第３図ａは、VOG端子より見たと
ころの従来配線での分布定数的に表現した等価回
路である。ここでC1/4-OG，C2/4-OG，C3/4-OGは出力
ゲート電極とφ4ゲートとのカツプリング容量、
C1/2-OG，C2/2-OG，C3/2-OGは出力ゲート電極とφ2ゲ
ートとのカツプリング容量、COGは出力ゲート電
極と基板との容量、ROGは出力ゲート電極の抵抗
である。但し、簡単のため分布定数は一定とし
た。ここでいま第４図に示すようなクロツク波形
をφ4，φ2端子に加えた場合、カツプリング容量
とROG抵抗のため、出力ゲート部の等価回路内の
VOG-4の節点とVOG-2の節点とには第３図に示すよ
うなスパイク状の雑音が混入する。しかも、第２
図よりわかるようにVOG-2の節点はVOG端子より
のインピーダンスがVOG-4に比べて大きいため、
第３図に示したように、VOG-2の節点の電位変動
は、VOG-4に比べ大きなものとなつてしまう。そ
のため、クロツクパルスφ2，φ4が出力に与える
影響はクロツクφ2の方が大きくなり、第４図に
示すように、クロツクφ2が正確にクロツクφ4の
反転パルスであつても出力端子Voutには雑音成
分が存在してしまう。
本発明はこのような欠点をなくし、信号対雑音
比の改善された電荷転送素子を提供することを目
的とする。
比の改善された電荷転送素子を提供することを目
的とする。
本発明は、互いに平行に配設された第１および
第２の電荷転送電極群と、第１の電荷転送電極群
の一端と第２の電荷転送電極群の一端とを結ぶよ
うに設けられた共通出力ゲート電極とを有し、第
１および第２の電荷転送電極群に電荷転送制御用
の複数のクロツクパルスを各電極の一端に各々印
加し、第１および第２の電荷転送電極群の電極の
うち共通出力電極に隣接する電極に印加されるク
ロツクパルスが互いに逆相であり、第１の電荷転
送電極群および第２の電荷転送電極群を通して転
送される２系統の電荷を共通出力ゲート電極を介
して交互に取り出すようにした電荷転送装置にお
いて、共通出力ゲート電極へのゲート印加電圧を
共通出力ゲート電極の中央から印加するように配
線したことを特徴とする電荷転送装置が得られ
る。
第２の電荷転送電極群と、第１の電荷転送電極群
の一端と第２の電荷転送電極群の一端とを結ぶよ
うに設けられた共通出力ゲート電極とを有し、第
１および第２の電荷転送電極群に電荷転送制御用
の複数のクロツクパルスを各電極の一端に各々印
加し、第１および第２の電荷転送電極群の電極の
うち共通出力電極に隣接する電極に印加されるク
ロツクパルスが互いに逆相であり、第１の電荷転
送電極群および第２の電荷転送電極群を通して転
送される２系統の電荷を共通出力ゲート電極を介
して交互に取り出すようにした電荷転送装置にお
いて、共通出力ゲート電極へのゲート印加電圧を
共通出力ゲート電極の中央から印加するように配
線したことを特徴とする電荷転送装置が得られ
る。
出力ゲート電極の中央に出力ゲート電圧が印加
される結果、互いに位相の180°ずれたクロツクか
らの影響が相殺されて過渡性雑音はなくなる。
される結果、互いに位相の180°ずれたクロツクか
らの影響が相殺されて過渡性雑音はなくなる。
次に本発明をその実施例に従い、図面を用いて
説明する。
説明する。
第５図は本発明の一実施例を示す図で、転送電
極及び出力ゲート電極の配置を示す平面図に説明
の都合上電荷検出装置の回路接続図を書き入れて
ある。
極及び出力ゲート電極の配置を示す平面図に説明
の都合上電荷検出装置の回路接続図を書き入れて
ある。
第５図に示すように出力ゲート電極６′への印
加電圧を、二系列の電荷転送素子の一端より加え
るのではなく、二系列の電荷転送素子の中間点に
あたる部分より加える。図示のようにＮ型拡散領
域１１′，１１″は配線によつて接続されているも
のとする。このようにすれば第３図ｂに示す等価
回路に示すようにVOG端子からみて二系列に対し
て抵抗及び容量の配置は対称となるため、
V′OG-4，V′OG-2の電位変動は絶対値が同じで変動
方向が逆相となり、電荷検出部に与える影響はう
ちけし合い、出力信号に表われる雑音成分は消滅
する。
加電圧を、二系列の電荷転送素子の一端より加え
るのではなく、二系列の電荷転送素子の中間点に
あたる部分より加える。図示のようにＮ型拡散領
域１１′，１１″は配線によつて接続されているも
のとする。このようにすれば第３図ｂに示す等価
回路に示すようにVOG端子からみて二系列に対し
て抵抗及び容量の配置は対称となるため、
V′OG-4，V′OG-2の電位変動は絶対値が同じで変動
方向が逆相となり、電荷検出部に与える影響はう
ちけし合い、出力信号に表われる雑音成分は消滅
する。
このように、本発明は出力信号のＳ／Ｎ比を向
上させるという大きな効果がある。
上させるという大きな効果がある。
なお、電荷転送装置の構造は表面チヤネル形電
荷結合形に限られるものではなく、装置の一部、
あるいは全ての部分が押込みチヤネルあるいはバ
ケツドブリゲード素子の形であつてもよい。また
基板はＰ型にかぎつたものではなく、導電型の極
性を逆にし、少数キヤリアを正孔とすれば基板が
Ｎ型であつてもよいのはいうまでもない。
荷結合形に限られるものではなく、装置の一部、
あるいは全ての部分が押込みチヤネルあるいはバ
ケツドブリゲード素子の形であつてもよい。また
基板はＰ型にかぎつたものではなく、導電型の極
性を逆にし、少数キヤリアを正孔とすれば基板が
Ｎ型であつてもよいのはいうまでもない。
第１図は重ね合わせ電極構造をもつた従来の電
荷結合装置を示す図、第２図は電荷結合装置を駆
動する入力パルスの一例を示すグラフ、第３図ａ
はVOG端子より見たところの従来例の等価回路、
第３図ｂはVOG端子より見たところの本発明電荷
転送装置の等価回路、第４図はクロツクパルスが
出力ゲート電位及び信号出力に与える影響を説明
するための図、第５図は本発明の一実施例を示す
図である。 １……Ｐ型半導体基板、２，３，４，５，２′，
３′，４′，５′……転送電極、６，６′……出力ゲ
ート電極、７……VRD端子、８……VOD端子、９
……出力端子、１０……抵抗、１１，１１′，１
１″……電荷検出用拡散層、１２，１３……MOS
トランジスタ。
荷結合装置を示す図、第２図は電荷結合装置を駆
動する入力パルスの一例を示すグラフ、第３図ａ
はVOG端子より見たところの従来例の等価回路、
第３図ｂはVOG端子より見たところの本発明電荷
転送装置の等価回路、第４図はクロツクパルスが
出力ゲート電位及び信号出力に与える影響を説明
するための図、第５図は本発明の一実施例を示す
図である。 １……Ｐ型半導体基板、２，３，４，５，２′，
３′，４′，５′……転送電極、６，６′……出力ゲ
ート電極、７……VRD端子、８……VOD端子、９
……出力端子、１０……抵抗、１１，１１′，１
１″……電荷検出用拡散層、１２，１３……MOS
トランジスタ。
Claims (1)
- １ 互いに平行に配設された第１および第２の電
荷転送電極群と、前記第１の電荷転送電極群の一
端と前記第２の電荷転送電極群の一端とを結ぶよ
うに設けられた共通出力ゲート電極とを有し、前
記第１および第２の電荷転送電極群に電荷転送制
御用の複数のクロツクパルスを各電極の一端に
各々印加し、前記第１および第２の電荷転送電極
群の電極のうち前記共通出力電極に隣接する電極
に印加されるクロツクパルスが互いに逆相であ
り、前記第１の電荷転送電極群および前記第２の
電荷転送電極群を通して転送される２系統の電荷
を前記共通出力ゲート電極を介して交互に取り出
すようにした電荷転送装置において、前記共通出
力ゲート電極へのゲート印加電圧を該共通出力ゲ
ート電極の中央から印加するように配線したこと
を特徴とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024012A JPS58141566A (ja) | 1982-02-17 | 1982-02-17 | 電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024012A JPS58141566A (ja) | 1982-02-17 | 1982-02-17 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58141566A JPS58141566A (ja) | 1983-08-22 |
| JPH0427697B2 true JPH0427697B2 (ja) | 1992-05-12 |
Family
ID=12126630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024012A Granted JPS58141566A (ja) | 1982-02-17 | 1982-02-17 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141566A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386128A (en) * | 1994-01-21 | 1995-01-31 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Monolithic in-based III-V compound semiconductor focal plane array cell with single stage CCD output |
| JP3482689B2 (ja) * | 1994-05-27 | 2003-12-22 | ソニー株式会社 | 固体撮像装置及びこれを用いたバーコード読取り装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619667A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Charge coupled device |
-
1982
- 1982-02-17 JP JP57024012A patent/JPS58141566A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619667A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Charge coupled device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58141566A (ja) | 1983-08-22 |
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