JPH04275438A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04275438A JPH04275438A JP3699591A JP3699591A JPH04275438A JP H04275438 A JPH04275438 A JP H04275438A JP 3699591 A JP3699591 A JP 3699591A JP 3699591 A JP3699591 A JP 3699591A JP H04275438 A JPH04275438 A JP H04275438A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- lsd
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 230000000694 effects Effects 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ高周波用電力
電界効果トランジスタに関する。
電界効果トランジスタに関する。
【０００２】
【従来の技術】従来からの高周波用電力ＦＥＴの開発は
、大電流化と高耐圧化を目標としてきている。つまり、
ゲート電圧を順方向側に振った場合に大きなドレイン電
流を得ること、また、ゲート電圧を逆方向に振った場合
に大きなブレークダウン電圧を得ることである。高周波
電力ＦＥＴにとってリセス形状、電極の構造、大きさ、
電極間距離等の検討は、素子の性能向上には必要不可欠
である。従来は、耐圧を向上するために、リセス幅を大
きくしたり、大電流化を実現するために、リセス幅を縮
小したり、チャネル幅を大きくしてきた。
、大電流化と高耐圧化を目標としてきている。つまり、
ゲート電圧を順方向側に振った場合に大きなドレイン電
流を得ること、また、ゲート電圧を逆方向に振った場合
に大きなブレークダウン電圧を得ることである。高周波
電力ＦＥＴにとってリセス形状、電極の構造、大きさ、
電極間距離等の検討は、素子の性能向上には必要不可欠
である。従来は、耐圧を向上するために、リセス幅を大
きくしたり、大電流化を実現するために、リセス幅を縮
小したり、チャネル幅を大きくしてきた。
【０００３】
【発明が解決しようとする課題】ところで、従来のよう
な設計方法であると、素子形状のどの部分がどのように
素子特性に影響しているかを断定することが困難であっ
た。つまり、高耐圧化を実現するために、リセス幅を大
きくしたり、大電流化を実現するために、リセス幅を縮
小したり、チャネル幅を大きくしたとしても、これらの
検討は、１つを改善すると必ず、他の条件で律束されて
しまう。つまり、高周波用電力素子として最適設計をし
なければならない。
な設計方法であると、素子形状のどの部分がどのように
素子特性に影響しているかを断定することが困難であっ
た。つまり、高耐圧化を実現するために、リセス幅を大
きくしたり、大電流化を実現するために、リセス幅を縮
小したり、チャネル幅を大きくしたとしても、これらの
検討は、１つを改善すると必ず、他の条件で律束されて
しまう。つまり、高周波用電力素子として最適設計をし
なければならない。
【０００４】さらに、素子の高周波（ＲＦ）実働状態に
おいては、実際にＤＣ的に動作している場合と違って、
素子の電極間領域と保護膜との界面に存在する表面空乏
層が高周波（ＲＦ）状態に追随できないために、ソース
電極、ゲート電極間領域、ゲート電極、ドレイン電極間
領域の動作層が狭削され、結果として予想される電流利
得、電力利得が得られないという問題があった。
おいては、実際にＤＣ的に動作している場合と違って、
素子の電極間領域と保護膜との界面に存在する表面空乏
層が高周波（ＲＦ）状態に追随できないために、ソース
電極、ゲート電極間領域、ゲート電極、ドレイン電極間
領域の動作層が狭削され、結果として予想される電流利
得、電力利得が得られないという問題があった。
【０００５】従って、高周波（ＲＦ）実働状態において
表面空乏層ができるだけ追随できるような素子形状を考
えなければならない。方法としてリセス幅をいたずらに
縮小したとしても、高周波用電力素子の場合、耐圧が劣
化する。つまり、高電流利得、高電力利得のためのリセ
ス形状と電極間距離が最適化されていないという問題が
あった。
表面空乏層ができるだけ追随できるような素子形状を考
えなければならない。方法としてリセス幅をいたずらに
縮小したとしても、高周波用電力素子の場合、耐圧が劣
化する。つまり、高電流利得、高電力利得のためのリセ
ス形状と電極間距離が最適化されていないという問題が
あった。
【０００６】本発明の目的は高電流利得、高電力利得の
高周波用電力ＧａＡｓＦＥＴを提供することにある。
高周波用電力ＧａＡｓＦＥＴを提供することにある。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、リセス構造を有する高周波用電力ＦＥＴにお
いて、ゲート下のＧａＡｓチャネル層が２×１０１７ｃ
ｍ−３以上のドナー不純物濃度を有し、ソース電極及び
ドレイン電極の下のＧａＡｓ層が１×１０１８ｃｍ−３
以上のドナー不純物濃度を有し、ソース電極とドレイン
電極間の距離（ＬＳＤ）とゲート長（ＬＧ ）の比ＬＳ
Ｄ／ＬＧ が４から６であることを特徴としている。
ジスタは、リセス構造を有する高周波用電力ＦＥＴにお
いて、ゲート下のＧａＡｓチャネル層が２×１０１７ｃ
ｍ−３以上のドナー不純物濃度を有し、ソース電極及び
ドレイン電極の下のＧａＡｓ層が１×１０１８ｃｍ−３
以上のドナー不純物濃度を有し、ソース電極とドレイン
電極間の距離（ＬＳＤ）とゲート長（ＬＧ ）の比ＬＳ
Ｄ／ＬＧ が４から６であることを特徴としている。
【０００８】また、本発明の別の電界効果トランジスタ
は、ゲート下のＧａＡｓチャネル層が２×１０１７ｃｍ
−３以上のドナー不純物濃度を有し、ソース電極及びド
レイン電極の下のＧａＡｓ層が１×１０１８ｃｍ−３以
上のドナー不純物濃度を有し、ソース電極とドレイン電
極間の距離（ＬＳＤ）とゲート長（ＬＧ ）の比ＬＳＤ
／ＬＧ が４から６であるリセス構造を有する高周波用
電力ＦＥＴであって、ソース電極とドレイン電極の中央
よりソース電極側にゲート電極が位置していることを特
徴としている。
は、ゲート下のＧａＡｓチャネル層が２×１０１７ｃｍ
−３以上のドナー不純物濃度を有し、ソース電極及びド
レイン電極の下のＧａＡｓ層が１×１０１８ｃｍ−３以
上のドナー不純物濃度を有し、ソース電極とドレイン電
極間の距離（ＬＳＤ）とゲート長（ＬＧ ）の比ＬＳＤ
／ＬＧ が４から６であるリセス構造を有する高周波用
電力ＦＥＴであって、ソース電極とドレイン電極の中央
よりソース電極側にゲート電極が位置していることを特
徴としている。
【０００９】
【作用】以上により、本発明は、高耐圧を得るためのリ
セス形状と電極間距離を最適化し、素子の電極間領域と
保護膜との界面に存在する表面空乏層が、大信号入力動
作時において、良好に追随できることを可能にし、ドレ
イン電流のオーバーシュート効果を著しく低減し、結果
として、高電流利得、高電力利得を得るものである。
セス形状と電極間距離を最適化し、素子の電極間領域と
保護膜との界面に存在する表面空乏層が、大信号入力動
作時において、良好に追随できることを可能にし、ドレ
イン電流のオーバーシュート効果を著しく低減し、結果
として、高電流利得、高電力利得を得るものである。
【００１０】
【実施例】以下、図面を参照して、本発明の電界効果ト
ランジスタについて実施例によって詳細に説明する。Ｆ
ＥＴの構造は特に示さないが通常知られているものであ
ればよい。ＧａＡｓチャネル層は２×１０１７ｃｍ−３
以上のドナー不純物濃度であり、ソースやドレイン電極
下のＧａＡｓ層はドナー不純物濃度１×１０１８ｃｍ−
３以上である。
ランジスタについて実施例によって詳細に説明する。Ｆ
ＥＴの構造は特に示さないが通常知られているものであ
ればよい。ＧａＡｓチャネル層は２×１０１７ｃｍ−３
以上のドナー不純物濃度であり、ソースやドレイン電極
下のＧａＡｓ層はドナー不純物濃度１×１０１８ｃｍ−
３以上である。
【００１１】図１に、本実施によるソース電極、ドレイ
ン電極間距離（ＬＳＤ）とゲート長（ＬＧ ）の比の関
数として、規格化したドレイン電流のオーバーシュート
効果の割合（ΔＩＤ ）と、ゲート耐圧（ＢＶＧＤ）を
示す。図１から明かのように、ＬＳＤ／ＬＧ が大きく
なっていくとΔＩＤ 、ＢＶＧＤ共に増加していくが、
ＬＳＤ／ＬＧ が４よりも小さくなると、ΔＩＤ は小
さくなるが、ゲート耐圧（ＢＶＧＤ）も低下してしまう
。一方、ＬＳＤ／ＬＧ が６より大きくなると、ゲート
耐圧は増加するが、ΔＩＤ も増加してしまう。
ン電極間距離（ＬＳＤ）とゲート長（ＬＧ ）の比の関
数として、規格化したドレイン電流のオーバーシュート
効果の割合（ΔＩＤ ）と、ゲート耐圧（ＢＶＧＤ）を
示す。図１から明かのように、ＬＳＤ／ＬＧ が大きく
なっていくとΔＩＤ 、ＢＶＧＤ共に増加していくが、
ＬＳＤ／ＬＧ が４よりも小さくなると、ΔＩＤ は小
さくなるが、ゲート耐圧（ＢＶＧＤ）も低下してしまう
。一方、ＬＳＤ／ＬＧ が６より大きくなると、ゲート
耐圧は増加するが、ΔＩＤ も増加してしまう。
【００１２】このことは、電極間領域と保護膜との界面
に存在する表面空乏層が大信号入力動作に追随できる割
合が低下していることを示し、高周波用電力素子として
は高電流利得、高電力利得でない事を示すものである。 従って、ＬＳＤ／ＬＧ が４〜６の場合、高耐圧を確保
しつつ、ドレイン電流のオーバーシュート効果を低減す
るための最適値であることを示している。
に存在する表面空乏層が大信号入力動作に追随できる割
合が低下していることを示し、高周波用電力素子として
は高電流利得、高電力利得でない事を示すものである。 従って、ＬＳＤ／ＬＧ が４〜６の場合、高耐圧を確保
しつつ、ドレイン電流のオーバーシュート効果を低減す
るための最適値であることを示している。
【００１３】図４にドレイン電流のオーバーシュート効
果を示す。図４（ａ）の入力側の短形波に対し、図４（
ｂ）に示すように出力側のドレイン電流がある時定数の
もとで、定常値に近づく現象である。オーバーシュート
効果の大きさは、パルスの入力時１と定常値２の間の変
化の大きさを言う。以下、図２、図３の実験では、入力
時１（図中の○印）と定常値２（図中のΔ印）のそれぞ
れにおいて、オーバーシュート効果の大きさをドレイン
電圧に対して示す。
果を示す。図４（ａ）の入力側の短形波に対し、図４（
ｂ）に示すように出力側のドレイン電流がある時定数の
もとで、定常値に近づく現象である。オーバーシュート
効果の大きさは、パルスの入力時１と定常値２の間の変
化の大きさを言う。以下、図２、図３の実験では、入力
時１（図中の○印）と定常値２（図中のΔ印）のそれぞ
れにおいて、オーバーシュート効果の大きさをドレイン
電圧に対して示す。
【００１４】図２は本発明の実施例のＬＳＤ／ＬＧ が
４である電界効果トランジスタの規格化したドレイン電
流のオーバーシュート効果の割合（ΔＩＤ ）を示す。 図３は従来の電界効果トランジスタの規格化したドレイ
ン電流のオーバーシュート効果の割合（ΔＩＤ ）を示
す。図２と図３の比較から、本実施例によるリセス形状
と電極間距離を最適化している電界効果トランジスタは
ドレイン電流のオーバーシュート効果が極めて小さいこ
とを示している。本実施例のＦＥＴでは、高周波動作時
に良好な高電流利得、高電力利得特性が得られる。
４である電界効果トランジスタの規格化したドレイン電
流のオーバーシュート効果の割合（ΔＩＤ ）を示す。 図３は従来の電界効果トランジスタの規格化したドレイ
ン電流のオーバーシュート効果の割合（ΔＩＤ ）を示
す。図２と図３の比較から、本実施例によるリセス形状
と電極間距離を最適化している電界効果トランジスタは
ドレイン電流のオーバーシュート効果が極めて小さいこ
とを示している。本実施例のＦＥＴでは、高周波動作時
に良好な高電流利得、高電力利得特性が得られる。
【００１５】更に本発明の別の例として、ＬＳＤ／ＬＧ
を４〜６に保ちつつ、リセス内のゲートをソース側に
近づけることによりソース抵抗が一層低減できるので前
述の実施例と同等かそれ以上の効果がある。
を４〜６に保ちつつ、リセス内のゲートをソース側に
近づけることによりソース抵抗が一層低減できるので前
述の実施例と同等かそれ以上の効果がある。
【００１６】
【発明の効果】本発明によれば、リセス形状と電極間距
離を最適化しているので、ソース抵抗を低減しつつ、高
耐圧を確保している。さらに、大信号入力動作時に、電
極間領域と保護膜との界面に存在する表面空乏層が追随
できる割合が高いため、高電流利得、高電力利得を得る
ことができるのである。本発明は、ＧａＡｓ高周波電力
用電界効果トランジスタの高出力化に寄与するとことが
極めて大である。
離を最適化しているので、ソース抵抗を低減しつつ、高
耐圧を確保している。さらに、大信号入力動作時に、電
極間領域と保護膜との界面に存在する表面空乏層が追随
できる割合が高いため、高電流利得、高電力利得を得る
ことができるのである。本発明は、ＧａＡｓ高周波電力
用電界効果トランジスタの高出力化に寄与するとことが
極めて大である。
【図１】本発明の実施例の電界効果トランジスタのドレ
イン電極間距離（ＬＳＤ）とゲート長（ＬＧ ）の比と
、規格化したドレイン電流のオーバーシュート効果の割
合（ΔＩＤ ）及びゲート耐圧（ＢＶＧＤ）との関係を
示す図である。
イン電極間距離（ＬＳＤ）とゲート長（ＬＧ ）の比と
、規格化したドレイン電流のオーバーシュート効果の割
合（ΔＩＤ ）及びゲート耐圧（ＢＶＧＤ）との関係を
示す図である。
【図２】本発明の実施例の電界効果トランジスタの規格
化したドレイン電流のオーバーシュート効果の割合（Δ
ＩＤ ）を示す図である。
化したドレイン電流のオーバーシュート効果の割合（Δ
ＩＤ ）を示す図である。
【図３】従来の電界効果トランジスタの規格化したドレ
イン電流のオーバーシュート効果の割合（ΔＩＤ ）を
示す図である。
イン電流のオーバーシュート効果の割合（ΔＩＤ ）を
示す図である。
【図４】ドレイン電流のオーバーシュート効果を説明す
るための図である。
るための図である。
Claims (2)
- 【請求項１】 リセス構造を有する電界効果トランジ
スタ（ＦＥＴ）において、ゲート下のＧａＡｓチャネル
層が２×１０１７ｃｍ−３以上のドナー不純物濃度を有
し、ソース電極及びドレイン電極の下のＧａＡｓ層が１
×１０１８ｃｍ−３以上のドナー不純物濃度を有し、ソ
ース電極とドレイン電極間の距離（ＬＳＤ）とゲート長
（ＬＧ ）の比ＬＳＤ／ＬＧ が４から６であることを
特徴とする電界効果トランジスタ。 - 【請求項２】 リセス構造を有する電界効果トランジ
スタにおいて、ゲート下のＧａＡｓチャネル層が２×１
０１７ｃｍ−３以上のドナー不純物濃度を有し、ソース
電極及びドレイン電極の下のＧａＡｓ層が１×１０１８
ｃｍ−３以上のドナー不純物濃度を有し、ソース電極と
ドレイン電極間の距離（ＬＳＤ）とゲート長（ＬＧ ）
の比ＬＳＤ／ＬＧ が４から６であり、ソース電極とド
レイン電極の中央よりソース電極側にゲート電極が設置
されていることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03036995A JP3076071B2 (ja) | 1991-03-04 | 1991-03-04 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03036995A JP3076071B2 (ja) | 1991-03-04 | 1991-03-04 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04275438A true JPH04275438A (ja) | 1992-10-01 |
| JP3076071B2 JP3076071B2 (ja) | 2000-08-14 |
Family
ID=12485320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03036995A Expired - Fee Related JP3076071B2 (ja) | 1991-03-04 | 1991-03-04 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076071B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077469A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH01264269A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 電界効果トランジスタ |
-
1991
- 1991-03-04 JP JP03036995A patent/JP3076071B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077469A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH01264269A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076071B2 (ja) | 2000-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8338871B2 (en) | Field effect transistor with electric field and space-charge control contact | |
| JP3379376B2 (ja) | 電界効果トランジスタおよびそれを用いた電力増幅器 | |
| US8188540B2 (en) | High breakdown voltage double-gate semiconductor device | |
| US5510641A (en) | Majority carrier power diode | |
| JPH022179A (ja) | メタル・セミコンダクタ・ｆｅｔ | |
| US4709251A (en) | Double Schottky-gate field effect transistor | |
| US4652896A (en) | Modulation doped GaAs/AlGaAs field effect transistor | |
| US4245230A (en) | Resistive Schottky barrier gate microwave switch | |
| JPH04275438A (ja) | 電界効果トランジスタ | |
| US6750698B1 (en) | Cascade circuits utilizing normally-off junction field effect transistors for low on-resistance and low voltage applications | |
| US5539228A (en) | Field-effect transistor with high breakdown voltage provided by channel recess offset toward drain | |
| US5945695A (en) | Semiconductor device with InGaP channel layer | |
| Lour et al. | High‐performance camel‐gate field effect transistor using high‐medium‐low doped structure | |
| JP3131267B2 (ja) | 電界効果トランジスタ | |
| RU2054211C1 (ru) | Способ управления полевым транзистором | |
| JP2000036591A (ja) | 半導体装置 | |
| JPH0645362A (ja) | 電界効果トランジスタ | |
| JP2507030B2 (ja) | 電界効果トランジスタ | |
| Hara et al. | Current path optimized structure for high drain current density and high gate-turn-on voltage enhancement mode heterostructure field effect transistors | |
| JPS6348869A (ja) | 半導体装置 | |
| GB2273837A (en) | Polysilicon thin film transistor operational amplifier | |
| JPS60137071A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| Soma | Enhancing AlGaN/GaN HEMT Performance through Gate-All-Around AlN Passivation: A Comparative Study with a Planar MIS-HEMT | |
| Tsai | Model and analysis of a delta-doping field-effect transistors utilizing an InGaP/GaAs camel-gate structure | |
| JPH0484463A (ja) | 複合型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |