JPH04262475A - Microcomputer with built-in fuzzy arithmetic circuit - Google Patents

Microcomputer with built-in fuzzy arithmetic circuit

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JPH04262475A
JPH04262475A JP3022300A JP2230091A JPH04262475A JP H04262475 A JPH04262475 A JP H04262475A JP 3022300 A JP3022300 A JP 3022300A JP 2230091 A JP2230091 A JP 2230091A JP H04262475 A JPH04262475 A JP H04262475A
Authority
JP
Japan
Prior art keywords
fuzzy
core
flag
microcomputer
register
Prior art date
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Pending
Application number
JP3022300A
Other languages
Japanese (ja)
Inventor
Toshihiro Tajima
田島 年浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Corp
Omron Tateisi Electronics Co
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Publication date
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Publication of JPH04262475A publication Critical patent/JPH04262475A/en
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Abstract

PURPOSE:To make conventional development support device and program procedure available with a simple configuration without changing the conventional function for conventional CPU core. CONSTITUTION:Fuzzy processing end flag F is installed in special purpose microcomputer exclusive register group 10 of CPU core section 1, and a fuzzy arithmetic processing end signal line 24 at a fuzzy section is connected to the fuzzy arithmetic processing end flag F so that the flag can be set when fuzzy arithmetic processing terminates.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、CPUコア部とファジ
ィコア部とを一体化したマイクロコンピュータに関する
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer that integrates a CPU core section and a fuzzy core section.

【0002】0002

【従来の技術】従来、ファジィ演算回路を内蔵したマイ
クロコンピュータは使用されておらず、CPUチップと
ファジィ演算専用チップとをバスで接続する構成のもの
が使用されていた。図4は従来の構成図を示している。 この構成では、ファジィプロセッサのアドレス空間の中
にコントロール/ステータスレジスタ領域が割り当てら
れている。また、ファジィプロセッサよりファジィ処理
中にBUSY信号がCPUに対して出力されるようにし
ている。
2. Description of the Related Art Conventionally, a microcomputer with a built-in fuzzy arithmetic circuit has not been used, but a microcomputer having a structure in which a CPU chip and a chip dedicated to fuzzy arithmetic are connected via a bus has been used. FIG. 4 shows a conventional configuration diagram. In this configuration, a control/status register area is allocated within the address space of the fuzzy processor. Further, the fuzzy processor outputs a BUSY signal to the CPU during fuzzy processing.

【0003】図5はファジィプロセッサのアドレス空間
を示している。レジスタ領域には、コントロールレジス
タとステータスレジスタが同一に割り当てられている。 レジスタへの書込み時にはコントロールレジスタとなり
、読み出し時にはステータスレジスタとなる。CPUは
、入力データ領域に入力データを書き込んだ後ファジィ
演算をスタートさせるが、このときにコントロールレジ
スタの処理開始フラグをセットする。ファジィプロセッ
サはそのフラグのセット状態を知ることによりファジィ
演算を開始する。また、ファジィプロセッサはファジィ
演算が終了するとBUSY信号を“L”に落とす。BU
SY信号はCPUの割込端子IRQに接続され、CPU
はこのBUSY信号の変化を見ることによって割込を検
出し、出力データ領域からファジィ演算結果を読み出す
。または、ステータスレジスタの処理終了フラグを読み
出してファジィ演算処理を検知する。
FIG. 5 shows the address space of a fuzzy processor. Control registers and status registers are equally allocated to the register area. When writing to the register, it becomes a control register, and when reading from it, it becomes a status register. After writing the input data into the input data area, the CPU starts the fuzzy calculation, and at this time sets a processing start flag in the control register. The fuzzy processor starts the fuzzy operation by knowing the set state of the flag. Further, the fuzzy processor drops the BUSY signal to "L" when the fuzzy operation is completed. B.U.
The SY signal is connected to the CPU's interrupt terminal IRQ, and the CPU
detects an interrupt by looking at the change in the BUSY signal, and reads the fuzzy calculation result from the output data area. Alternatively, fuzzy arithmetic processing is detected by reading the processing end flag of the status register.

【0004】0004

【発明が解決しようとする課題】マイコンにファジィ演
算回路を内蔵するには、CPUコア内に内部割込コント
ローラおよびファジィコアのステータスレジスタの読出
しサイクルタイミングコントローラが必要になってくる
。しかし、このように構成すると、複雑な処理回路を追
加しなければならないとともに、開発負荷が増大し、開
発期間の延長につながる問題がある。また、マイコンの
開発のみならず、マイコン開発支援装置も従来のものが
使えなくなり、新たにそのような装置の開発が必要にな
るという問題が発生する。
In order to incorporate a fuzzy arithmetic circuit into a microcomputer, an internal interrupt controller and a read cycle timing controller for the status register of the fuzzy core are required in the CPU core. However, with this configuration, a complicated processing circuit must be added, and the development load increases, leading to an extension of the development period. Moreover, not only the development of microcomputers but also the problem arises that conventional microcomputer development support equipment cannot be used anymore, and such equipment needs to be newly developed.

【0005】本発明の目的は、従来のCPUコアに対し
て従来の機能を変更することなく、従来の開発支援装置
,ユーザープログラムの手順を流用することのできるフ
ァジィ演算回路を内蔵したマイクロコンピュータを提供
することにある。
An object of the present invention is to provide a microcomputer with a built-in fuzzy arithmetic circuit that can utilize conventional development support equipment and user program procedures without changing the conventional functions of a conventional CPU core. It is about providing.

【0006】[0006]

【課題を解決するための手段】この発明のファジィ演算
回路を内蔵したマイクロコンピュータは、CPUコア部
とファジィコア部とで構成され、CPUコア部の専用レ
ジスタ中にファジィ処理終了フラグを設け、ファジィコ
ア部でのファジィ演算処理終了信号線を前記ファジィ処
理終了フラグに接続して、ファジィ演算処理終了時に前
記フラグがセットするようにしたことを特徴とする。
[Means for Solving the Problems] A microcomputer incorporating a fuzzy arithmetic circuit according to the present invention is composed of a CPU core section and a fuzzy core section, and a fuzzy processing end flag is provided in a dedicated register of the CPU core section to perform fuzzy processing. The present invention is characterized in that a fuzzy arithmetic processing end signal line in the core section is connected to the fuzzy processing end flag, so that the flag is set when the fuzzy arithmetic processing ends.

【0007】[0007]

【作用】CPUコア内に設けられる専用レジスタ群内の
コンディションコードレジスタ(フラグレジスタ)内に
ファジィ処理終了を示すファジィ処理終了フラグを割付
、このフラグに対してファジィ演算処理終了信号線が接
続されることにより、ファジィコア部はファジィ演算処
理を終了すると同時にファジィ演算処理終了信号線をア
クティブにすることによって前記フラグをセットする。 CPUコア部の専用レジスタはユーザープログラムで利
用できるために、ユーザープログラムにてファジィ演算
処理の終了を検出できる。すなわち、CPUに余分の負
担をかけることがない。また、プログラム開発に際して
は、CPUコアの構成が変わらないために従来のマイコ
ン開発支援装置をそのまま使用することができる。
[Operation] A fuzzy processing end flag indicating the end of fuzzy processing is assigned to the condition code register (flag register) in the dedicated register group provided in the CPU core, and the fuzzy arithmetic processing end signal line is connected to this flag. As a result, the fuzzy core unit sets the flag by activating the fuzzy arithmetic processing end signal line at the same time as it ends the fuzzy arithmetic processing. Since the dedicated register of the CPU core section can be used by the user program, the user program can detect the end of the fuzzy arithmetic processing. In other words, no extra burden is placed on the CPU. Further, when developing a program, the conventional microcomputer development support device can be used as is since the configuration of the CPU core remains unchanged.

【0008】[0008]

【実施例】図1は本発明の実施例のブロック図である。 このマイクロコンピュータはCPUコア1とファジィコ
ア2と、外部バスに接続されるデータバッファ3および
アドレスバッファ4とで構成されている。CPUコア1
はマイコン専用レジスタ群10と、ALU11と、CP
Uコア制御部12とインストラクションレジスタ13と
で構成され、ファジィコア2はファジィ演算部20と知
識メモリ21と、ファジィ入出力レジスタ22と、ファ
ジィコア制御部23とで構成される。ファジィコア制御
部23からは、マイコン専用レジスタ群10に対してフ
ァジィ演算処理終了信号線24が接続され、ファジィコ
ア制御部23が、ファジィ演算を終了するとこの信号線
を介して、ファジィ終了フラグセット信号を出力する。 実際には図2に示すように、マイコン専用レジスタ群1
0内に設けられているコンディションコードレジスタの
4ビット目にファジィ終了フラグFを割り付け、このフ
ラグFに図外のゲートを介して上記ファジィ終了フラグ
セット信号が入力されるようになっている。このレジス
タのN,Z,V,Cは通常のマイコンのレジスタに割り
付けられいてるフラグと同一である。図1においてファ
ジィコア2はCPUコア1に従属する形で接続され、C
PUコア制御部12から演算スタート信号をファジィコ
ア制御部23に送ると、ファジィコア2がファジィ演算
を開始し、ファジィ演算を終了すると、ファジィ終了フ
ラグセット信号を出力して、上記コンディションコード
レジスタ内のファジィ終了フラグFをセットする。CP
Uコア1は、演算スタート信号をファジィコア2に対し
て出す前に、ファジィ入出力レジスタ22にファジィ入
力データを転送する。また、ユーザープログラムにおい
てこのフラグFを監視しており、フラグFがセットした
ことを検出すると、ファジィ入出力レジスタ22のファ
ジィ出力レジスタからファジィ出力データを読み出す。 なお、フラグFの監視は条件付ブランチ命令を使用する
ことによって簡単に行うことが可能である。すなわち、
従来のCPUコアに対して本実施例でCPUコアに追加
される機能は次の4つである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of an embodiment of the present invention. This microcomputer is composed of a CPU core 1, a fuzzy core 2, a data buffer 3 and an address buffer 4 connected to an external bus. CPU core 1
are the microcontroller dedicated register group 10, ALU 11, and CP
The fuzzy core 2 is composed of a U-core control section 12 and an instruction register 13, and the fuzzy core 2 is composed of a fuzzy operation section 20, a knowledge memory 21, a fuzzy input/output register 22, and a fuzzy core control section 23. A fuzzy arithmetic processing end signal line 24 is connected from the fuzzy core control unit 23 to the microcomputer dedicated register group 10, and when the fuzzy core control unit 23 ends the fuzzy arithmetic operation, the fuzzy end flag is set via this signal line. Output a signal. In reality, as shown in Figure 2, microcomputer-specific register group 1
A fuzzy end flag F is assigned to the fourth bit of the condition code register provided in 0, and the fuzzy end flag set signal is input to this flag F via a gate not shown. N, Z, V, and C of this register are the same as the flags assigned to the registers of a normal microcomputer. In FIG. 1, the fuzzy core 2 is connected in a subordinate manner to the CPU core 1, and the
When a calculation start signal is sent from the PU core control unit 12 to the fuzzy core control unit 23, the fuzzy core 2 starts fuzzy calculation, and when the fuzzy calculation is finished, it outputs a fuzzy end flag set signal and sets the condition code in the condition code register. Set the fuzzy end flag F of . C.P.
The U core 1 transfers the fuzzy input data to the fuzzy input/output register 22 before issuing the calculation start signal to the fuzzy core 2. Further, this flag F is monitored in the user program, and when it is detected that the flag F is set, fuzzy output data is read from the fuzzy output register of the fuzzy input/output register 22. Note that flag F can be easily monitored by using a conditional branch instruction. That is,
The following four functions are added to the CPU core in this embodiment compared to the conventional CPU core.

【0009】 (1)ファジィ入力データのファジィ入力レジスタへの
転送 (2)ファジィ出力レジスタからファジィ出力データの
転送 (3)ファジィスタート命令の解読によりファジィコア
2の制御部23への演算スタート信号出力(4)コンデ
ィションコードレジスタのFフラグによる条件付ブラン
チ命令の処理 上記の4つの機能を追加するだけで、図3に示すフロー
チャートによってファジィ演算に関する処理が完結する
(1) Transfer of fuzzy input data to the fuzzy input register (2) Transfer of fuzzy output data from the fuzzy output register (3) Output of a calculation start signal to the control unit 23 of the fuzzy core 2 by decoding the fuzzy start command (4) Conditional branch instruction processing using the F flag of the condition code register By simply adding the above four functions, the fuzzy operation related processing can be completed according to the flowchart shown in FIG.

【0010】すなわち、ステップn1で、ファジィ入力
レジスタへ入力データを書込み、ステップn2でファジ
ィ演算開始命令を発行し、ステップn3で条件付ブラン
チ命令でファジィ終了フラグを監視し、このファジィ終
了フラグがセット状態のときに、ステップn4でファジ
ィ出力レジスタから出力データを読み出す。
That is, in step n1, input data is written to the fuzzy input register, in step n2, a fuzzy operation start instruction is issued, and in step n3, a fuzzy end flag is monitored by a conditional branch instruction, and this fuzzy end flag is set. In this state, output data is read from the fuzzy output register in step n4.

【0011】上記n2でファジィ演算開始命令が発行さ
れると、ファジィコア制御部23は演算スタート信号を
受け、ファジィコア2でのファジィ演算処理を開始する
。そして、ファジィ演算を終了すると、ファジィコア制
御部23はCPU専用レジスタ群10内のコンディショ
ンコードレジスタのファジィ終了フラグに接続された信
号線にファジィ終了フラグセット信号を出力する。
When the fuzzy operation start command is issued at n2, the fuzzy core control section 23 receives the operation start signal and starts fuzzy operation processing in the fuzzy core 2. When the fuzzy operation is completed, the fuzzy core control unit 23 outputs a fuzzy end flag set signal to the signal line connected to the fuzzy end flag of the condition code register in the CPU-dedicated register group 10.

【0012】上記の処理において、従来のマイクロコン
ピュータと特に相違する点は、CPUコア1がファジィ
コア2に対して演算スタート信号のみ出力し、ファジィ
演算処理の終了については割り込み制御回路等によって
監視していないことである。
The above process is particularly different from conventional microcomputers in that the CPU core 1 only outputs a calculation start signal to the fuzzy core 2, and the end of the fuzzy calculation process is monitored by an interrupt control circuit or the like. This is not the case.

【0013】この監視は、ユーザープログラムにおいて
条件付ブランチ命令によって行うことができるわけであ
る。このため、CPUコア1での負荷の軽減を実現でき
ることができる。
[0013] This monitoring can be performed by a conditional branch instruction in the user program. Therefore, it is possible to reduce the load on the CPU core 1.

【0014】図1から明らかなように、上記(1)〜(
4)の機能の追加はCPUコア制御部12にデコード回
路のみを追加するだけで良く、割込コントローラ,タイ
ミングコントローラなどの新たな追加,変更が不要であ
る。従って、その開発支援装置においても従来のものを
流用することができる。そして、ユーザーが作成するプ
ログラムにおいても従来と全く同様の手順でプログラム
作成を行うことができ、ユーザーにとっても使い易いチ
ップとなる。特に、条件付ブランチ命令を使うことがで
き、プログラムのステップ数が少なくて済み、且つ処理
が早くできる。
As is clear from FIG. 1, the above (1) to (
Addition of the function 4) only requires adding a decoding circuit to the CPU core control unit 12, and there is no need to newly add or change an interrupt controller, timing controller, etc. Therefore, the conventional development support device can also be used. Furthermore, programs created by the user can be created using exactly the same procedure as in the past, making the chip easy for the user to use. In particular, conditional branch instructions can be used, the number of program steps can be reduced, and processing can be done quickly.

【0015】[0015]

【発明の効果】(1)内部割込コントローラやステータ
スレジスタの読出タイミングコントローラの追加が不要
である。
Effects of the Invention (1) It is not necessary to add an internal interrupt controller or a status register read timing controller.

【0016】(2)CPUコアの従来の機能に対して変
更を行う必要がないために、そのマイコン開発支援装置
がそのまま流用できる。また、様々なCPUコアとファ
ジィコアとの接続が可能になる。
(2) Since there is no need to change the conventional functions of the CPU core, the microcomputer development support device can be used as is. Furthermore, various CPU cores and fuzzy cores can be connected.

【0017】(3)ユーザープログラムは従来と同様の
手順で作成でき、ユーザーにとって使い易いチップとな
る。また、従来の条件付ブランチ命令を使うことができ
るためにプログラムのステップ数が削減でき、且つ高速
処理が可能になる。
(3) A user program can be created using the same procedure as before, making the chip easy for the user to use. Furthermore, since conventional conditional branch instructions can be used, the number of program steps can be reduced and high-speed processing can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の実施例のマイクロコンピュータのブロ
ック図を示す。
FIG. 1 shows a block diagram of a microcomputer according to an embodiment of the present invention.

【図2】コンディションコードレジスタのビット割付例
を示す。
FIG. 2 shows an example of bit allocation of a condition code register.

【図3】ユーザープログラムとCPUコア、ファジィコ
アの処理フローを示す。
FIG. 3 shows a processing flow of a user program, a CPU core, and a fuzzy core.

【図4】従来のファジィ演算機能を持つマイクロコンピ
ュータの構成例を示す。
FIG. 4 shows an example of the configuration of a microcomputer with a conventional fuzzy calculation function.

【図5】上記従来のファジィプロセッサアドレス空間を
示す。
FIG. 5 shows the conventional fuzzy processor address space.

【符号の説明】[Explanation of symbols]

1−CPUコア 2−ファジィコア 10−マイコン専用レジスタ群 23−ファジィコア制御部 24−ファジィ演算処理終了信号線 F−ファジィ終了フラグ 1-CPU core 2-Fuzzy core 10-Microcontroller dedicated register group 23-Fuzzy core control section 24-Fuzzy operation processing end signal line F-fuzzy end flag

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】CPUコア部とファジィコア部とで構成さ
れ、CPUコア部の専用レジスタ中にファジィ処理終了
フラグを設け、ファジィコア部でのファジィ演算処理終
了信号線を前記ファジィ処理終了フラグに接続して、フ
ァジィ演算処理終了時に前記フラグがセットするように
したことを特徴とするファジィ演算回路を内蔵したマイ
クロコンピュータ。
Claims: 1. Consisting of a CPU core section and a fuzzy core section, a fuzzy processing end flag is provided in a dedicated register of the CPU core section, and a fuzzy arithmetic processing end signal line in the fuzzy core section is connected to the fuzzy processing end flag. A microcomputer with a built-in fuzzy arithmetic circuit, characterized in that the flag is set when the fuzzy arithmetic processing is completed.
JP3022300A 1991-02-15 1991-02-15 Microcomputer with built-in fuzzy arithmetic circuit Pending JPH04262475A (en)

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