JPH04257107A - Current mirror circuit - Google Patents
Current mirror circuitInfo
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- JPH04257107A JPH04257107A JP3018162A JP1816291A JPH04257107A JP H04257107 A JPH04257107 A JP H04257107A JP 3018162 A JP3018162 A JP 3018162A JP 1816291 A JP1816291 A JP 1816291A JP H04257107 A JPH04257107 A JP H04257107A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、カレントミラー回路、
特に入力電流の大きさによって、通常のカレントミラー
電流源としての機能と、トランジスタを飽和させて使用
する電流源としての機能を備えたカレントミラー回路に
関するものである。[Industrial Application Field] The present invention relates to a current mirror circuit,
In particular, the present invention relates to a current mirror circuit that can function as a normal current mirror current source and as a current source that saturates a transistor depending on the magnitude of the input current.
【0002】0002
【従来の技術】従来のカレントミラー回路を図3の回路
図に基づいて説明する。ベースを接続した入力側NPN
形トランジスタQ1および出力側NPN形トランジスタ
Q2と、ベースが入力側NPN形トランジスタQ1のコ
レクタに接続され、この2個のトランジスタQ1,Q2
にベース電流を供給するバッファー用NPN形トランジ
スタQ3とによりカレントミラー回路が構成されている
。図3において、R1は出力端の負荷抵抗、I’は入力
電流、IX ’ は出力電流、VCCは電源入力端子(
電源電圧VCC)を示す。2. Description of the Related Art A conventional current mirror circuit will be explained based on the circuit diagram of FIG. Input side NPN with base connected
type transistor Q1 and output side NPN type transistor Q2, and the base is connected to the collector of input side NPN type transistor Q1, and these two transistors Q1 and Q2
A current mirror circuit is constituted by a buffer NPN transistor Q3 which supplies a base current to the buffer. In Figure 3, R1 is the load resistance at the output terminal, I' is the input current, IX' is the output current, and VCC is the power input terminal (
power supply voltage VCC).
【0003】上記カレントミラー回路の入力電流と出力
電流の特性図を図4に示す。図4において、A’の領域
、すなわち入力電流I’が0〜I1’の範囲では、入力
電流I’ と出力電流IX ’ の特性は線形であり、
B’の領域、すなわち入力電流I’がI1’以上の範囲
では、出力電流IX ’の増加の割合は急激に小さくな
る。これは、図3の出力側NPN形トランジスタQ2が
飽和状態になったことを示している。また、出力側NP
N形トランジスタQ2を飽和させるのに必要な入力電流
がI1’となる。FIG. 4 shows a characteristic diagram of the input current and output current of the current mirror circuit. In FIG. 4, in the region A', that is, in the range of input current I' from 0 to I1', the characteristics of input current I' and output current IX' are linear;
In the region B', that is, in the range where the input current I' is greater than or equal to I1', the rate of increase in the output current IX' decreases rapidly. This indicates that the output side NPN transistor Q2 in FIG. 3 has reached the saturated state. Also, output side NP
The input current required to saturate the N-type transistor Q2 is I1'.
【0004】0004
【発明が解決しようとする課題】しかし、上記従来の構
成のカレントミラー回路では、出力側NPN形トランジ
スタQ2を飽和させるのはI1’の入力電流が必要であ
り、すなわち出力電流をほぼ最大とするにはI1’の入
力電流が必要であった。したがって、十分に入力電流I
’を供給できない場合、出力電流IX ’をほぼ最大に
できないという問題があった。[Problem to be Solved by the Invention] However, in the current mirror circuit of the conventional configuration described above, the input current of I1' is required to saturate the output side NPN transistor Q2, that is, the output current is almost maximized. required an input current of I1'. Therefore, the input current I
There is a problem in that if the output current IX' cannot be supplied, the output current IX' cannot be made almost the maximum.
【0005】本発明は上記問題を解決するものであり、
十分に入力電流を供給できない場合でも、出力電流をほ
ぼ最大にできるカレントミラー回路を提供することを目
的とするものである。[0005] The present invention solves the above problems, and
It is an object of the present invention to provide a current mirror circuit that can substantially maximize the output current even when a sufficient input current cannot be supplied.
【0006】[0006]
【課題を解決するための手段】上記問題を解決するため
本発明のカレントミラー回路は、ベースを接続した入力
側トランジスタおよび出力側トランジスタと、ベースが
前記入力側トランジスタのコレクタに接続され、前記2
個のトランジスタにベース電流を供給するバッファー用
トランジスタとにより構成されたカレントミラー回路で
あって、前記入力側トランジスタのコレクタと前記バッ
ファー用トランジスタのベース間に抵抗を挿入したこと
を特徴とするものである。[Means for Solving the Problems] In order to solve the above problems, the current mirror circuit of the present invention includes an input side transistor and an output side transistor whose bases are connected, and a base connected to the collector of the input side transistor,
and a buffer transistor that supplies base current to two transistors, the current mirror circuit being characterized in that a resistor is inserted between the collector of the input side transistor and the base of the buffer transistor. be.
【0007】[0007]
【作用】上記構成により、バッファー用トランジスタの
ベースと入力側トランジスタのコレクタ間に抵抗を挿入
したことによって、従来のカレントミラー回路と比較し
て少ない入力電流により、入力側トランジスタが飽和し
てコレクタ電流が減少し、バッファー用トランジスタの
ベース電流の供給が多くなり、したがって出力側トラン
ジスタのベース電流の供給が急激に多くなり、出力側ト
ランジスタが飽和してほぼ最大の出力電流が得られる。
さらに入力電流の少ない領域では従来のカレントミラー
回路とほぼ同じ出力が得られる。[Operation] With the above configuration, by inserting a resistor between the base of the buffer transistor and the collector of the input side transistor, the input side transistor is saturated due to a small input current compared to a conventional current mirror circuit, and the collector current decreases, and the supply of base current to the buffer transistor increases.Therefore, the supply of base current to the output side transistor increases rapidly, and the output side transistor is saturated to obtain almost the maximum output current. Furthermore, in a region where the input current is small, almost the same output as a conventional current mirror circuit can be obtained.
【0008】[0008]
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。なお、従来例の図3と同一の構成には同一の符
号を付して説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Note that the same components as those in the conventional example shown in FIG.
【0009】図1は本発明の一実施例におけるカレント
ミラー回路の回路図である。本発明のカレントミラー回
路は、入力側NPN形トランジスタQ1のコレクタとバ
ッファー用NPN形トランジスタQ3のベース間に抵抗
R2を挿入して構成されている。FIG. 1 is a circuit diagram of a current mirror circuit in one embodiment of the present invention. The current mirror circuit of the present invention is constructed by inserting a resistor R2 between the collector of the input NPN transistor Q1 and the base of the buffer NPN transistor Q3.
【0010】上記構成におけるカレントミラー回路の入
力電流と出力電流の特性図を図2に示す。図2において
、Aの領域、すなわち入力電流Iが0〜I2の範囲では
、入力電流Iと出力電流IX の特性は線形であり、B
の領域、すなわち入力電流IがI2 〜I1 の範囲で
は、出力電流IX の増加の割合は急激に大きくなる。
すなわち、バッファー用NPN形トランジスタQ3のベ
ースと入力側NPN形トランジスタQ1のコレクタ間に
抵抗R2を挿入したことにより、入力電流Iを徐々に大
きくしていくと、Bの領域において、入力側NPN形ト
ランジスタQ1が飽和してコレクタ電流が減少し、バッ
ファー用NPN形トランジスタQ3のベース電流の供給
が多くなり、したがって出力側NPN形トランジスタQ
2のベース電流の供給が急激に多くなり、出力側NPN
形トランジスタQ2が飽和するためである。ここで、出
力側NPN形トランジスタQ2を飽和させるために必要
な入力電流I1 は、
I1 <I1’ となる。FIG. 2 shows a characteristic diagram of the input current and output current of the current mirror circuit having the above configuration. In FIG. 2, in the region A, that is, in the range of input current I from 0 to I2, the characteristics of input current I and output current IX are linear, and B
In the region where the input current I is in the range of I2 to I1, the rate of increase in the output current IX becomes rapidly large. That is, by inserting a resistor R2 between the base of the buffer NPN transistor Q3 and the collector of the input side NPN transistor Q1, when the input current I is gradually increased, in the region B, the input side NPN type Transistor Q1 becomes saturated and the collector current decreases, increasing the supply of base current to buffer NPN transistor Q3, and therefore output side NPN transistor Q
The supply of base current of 2 suddenly increases, and the output side NPN
This is because the type transistor Q2 becomes saturated. Here, the input current I1 required to saturate the output side NPN transistor Q2 satisfies I1 <I1'.
【0011】Cの領域、すなわち入力電流IがI1 以
上の範囲では、出力側NPN形トランジスタQ2が飽和
しているために、出力電流IX の増加の割合は急激に
小さくなる。In the region C, that is, in the range where the input current I is greater than or equal to I1, the output side NPN transistor Q2 is saturated, so the rate of increase in the output current IX rapidly decreases.
【0012】このように、バッファー用NPN形トラン
ジスタQ3のベースと入力側NPN形トランジスタQ1
のコレクタ間に抵抗R2を挿入したことによって、従来
のカレントミラー回路と比較して、少ない入力電流Iに
よりほぼ最大の出力電流IX を得ることができ、かつ
入力電流Iの少ないAの領域では従来のカレントミラー
回路とほぼ同じ出力を得ることができる。In this way, the base of the buffer NPN transistor Q3 and the input side NPN transistor Q1
By inserting a resistor R2 between the collectors of the current mirror circuit, it is possible to obtain almost the maximum output current IX with a small input current I compared to a conventional current mirror circuit. It is possible to obtain almost the same output as the current mirror circuit.
【0013】[0013]
【発明の効果】以上述べたように本発明によれば、バッ
ファー用NPN形トランジスタのベースと入力側NPN
形トランジスタのコレクタ間に抵抗を挿入したことによ
って、従来のカレントミラー回路と比較して、少ない入
力電流によりほぼ最大の出力電流を得ることができ、か
つ入力電流の少ない領域では従来のカレントミラー回路
とほぼ同じ出力を得ることができる。As described above, according to the present invention, the base of the buffer NPN transistor and the input side NPN
By inserting a resistor between the collectors of the type transistors, it is possible to obtain almost the maximum output current with less input current compared to conventional current mirror circuits. You can get almost the same output.
【図1】本発明の一実施例におけるカレントミラー回路
の回路図である。FIG. 1 is a circuit diagram of a current mirror circuit in one embodiment of the present invention.
【図2】同カレントミラー回路の入力電流と出力電流の
特性図である。FIG. 2 is a characteristic diagram of input current and output current of the current mirror circuit.
【図3】従来のカレントミラー回路の回路図である。FIG. 3 is a circuit diagram of a conventional current mirror circuit.
【図4】従来のカレントミラー回路の入力電流と出力電
流の特性図である。FIG. 4 is a characteristic diagram of input current and output current of a conventional current mirror circuit.
Q1 入力側NPN形トランジスタQ2
出力側NPN形トランジスタQ3 バッファー用
NPN形トランジスタR1 負荷抵抗
R2 バッファー用NPN形トランジスタのベー
スと入力側NPN形トランジスタのコレクタ間に挿入し
た抵抗
I 入力電流
IX 出力電流
VCC 電源入力端子Q1 Input side NPN transistor Q2
Output NPN transistor Q3 Buffer NPN transistor R1 Load resistor R2 Resistor I inserted between the base of the buffer NPN transistor and the collector of the input NPN transistor Input current IX Output current VCC Power input terminal
Claims (1)
および出力側トランジスタと、ベースが前記入力側トラ
ンジスタのコレクタに接続され、前記2個のトランジス
タにベース電流を供給するバッファー用トランジスタと
により構成されたカレントミラー回路であって、前記入
力側トランジスタのコレクタと前記バッファー用トラン
ジスタのベース間に抵抗を挿入したことを特徴とするカ
レントミラー回路。1. A current transistor comprising an input side transistor and an output side transistor whose bases are connected, and a buffer transistor whose base is connected to the collector of the input side transistor and supplies base current to the two transistors. 1. A current mirror circuit, characterized in that a resistor is inserted between the collector of the input side transistor and the base of the buffer transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3018162A JPH04257107A (en) | 1991-02-12 | 1991-02-12 | Current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3018162A JPH04257107A (en) | 1991-02-12 | 1991-02-12 | Current mirror circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04257107A true JPH04257107A (en) | 1992-09-11 |
Family
ID=11963914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3018162A Pending JPH04257107A (en) | 1991-02-12 | 1991-02-12 | Current mirror circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04257107A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103645771A (en) * | 2013-12-17 | 2014-03-19 | 电子科技大学 | Current mirror |
-
1991
- 1991-02-12 JP JP3018162A patent/JPH04257107A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103645771A (en) * | 2013-12-17 | 2014-03-19 | 电子科技大学 | Current mirror |
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