JPH04253240A - コンピューターメモリシステムにおけるデータ統合方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にコンピューターメモリシステムから
データを読み取る応答時間を改善する方法に関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用できる
。メモリの階層を利用するのは、最高速メモリ内でシス
テムプロセッサにより実行されるコード（命令）および
他のデータをグループ化するためである。そのような高
速メモリは通例、入手できる最も高価なメモリが使用さ
れるので、経済性を考慮して比較的小さい。ＤＲＡＭか
ら構成される主メモリは、ＳＲＡＭを用いたキャッシュ
メモリよりもより高密度かつより廉価であり、従ってキ
ャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】定義により、高効率動作キャッシュのアー
キテクチャーは高い「ヒット（当たり）」率持つもので
ある。「ヒット」はキャッシュ内に要求されたデータが
あるときに起こる。ヒット率には多数の要因が影響する
。主な因子は実行されるコードの引合いの局所性である
。言い換えると、もしも当該コードがメモリ内で近接し
た物理的ロケーションにあると、メモリ内に広く当該コ
ードが分散しているときよりヒット率は高くなる。キャ
ッシュのヒット率に影響するもう一つの因子はそのメモ
リにアクセスするデバイスの数である。もしも唯一つの
バス主、例えばシステムプロセッサ、がメモリにアクセ
スするのであれば、ヒット率がかなり高くなるようにキ
ャッシュに格納されるデータを制御できる。しかしなが
ら、同一のキャッシュを通して当該メモリに一つ以上の
バス主がアクセスするときは、キャッシュはこれらバス
主からの要求の間を何度も往復することがありうる。 その結果ヒット率は大きく低下する。換言すると、キャ
ッシュは非差別的なものであって、システムプロセッサ
および他のバス主の要求がキャッシュに等しく影響する
。一つのオペレーションがキャッシュのデータ編成に著
しく影響を与えることがありうる。例えば、非ホストＣ
ＰＵバス主からのメモリアクセス要求に応答してキャッ
シュに入れられたデータはホストプロセッサが必要とす
るデータを上書きしてしまう。

【０００５】ヒット率に影響するもう一つの因子はコー
ドデータおよび非コードデータの両方がキャッシュ化さ
れるという事情に関係する。システムメモリ内のデータ
ブロックはキャッシュ内でいろいろの物理的ロケーショ
ンに転写（ｍａｐｐｉｎｎｇ）される。もしもシステム
メモリ内の各データブロックが単一のロケーションに転
写されるのであれば、キャッシュは直接転写キャッシュ
（ｄｉｒｅｃｔ　ｍａｐｐｅｄ　ｃａｃｈｅ）と言われ
る。これに対してセット関連転写キャッシュと呼ばれる
ものは各データブロックが複数のロケーションに転写さ
れるものである。例えば、もしも各データブロックが二
つのロケーションのいずれかに転写されるとき、これは
二通り−セット関連転写（ｔｗｏ−ｗａｙ　ｓｅｔ　ａ
ｓｓｏｃｉａｔｉｖｅ　ｍａｐｐｉｎｇ）と呼ばれてい
る。システムメモリブロックが利用できるロケーション
の数に関係なく、コードデータおよび非コードデータの
両方がキャッシュ化されるときはそれぞれの転写が重複
することになる。従って、コードデータおよび非コード
データの両方がキャッシュ化されるときは、メモリへの
アクセスに応答してデータが置換されるにともない著し
いスラッシング（ｔｈｒａｓｈｉｎｇ、データ処理の低
下）が起こりえる。

【０００６】キャッシュのヒットに関する問題点はキャ
ッシュ内のデータエレメントが有効かつ／または汚染し
ているか否かである。データエレメントは、これに対応
する新しいエレメントシステムメモリ内に全くない限り
、有効である。もしもキャッシュ内のデータエレメント
が多重データバイトを含むと、その有効性はバイトレベ
ルまで下げて拡張することができる。言い換えると、一
方でデータエレメントのある選択されたバイトが有効で
あり、他方で同一エレメント内の他のバイトが無効であ
ることが起こり得る。データエレメントは全体としてま
たは部分的に無効になり得る。これはもしもキャッシュ
内にそのデータエレメントがあるときに当該データバイ
トのすべてまたは一部がバス主からシステムメモリに書
き込まれるときに起こる。キャッシュ内のデータエレメ
ントは、もしもそれがシステムメモリ内の対応のエレメ
ントよりもより新しいと、汚染されている、と言う。 データエレメントはバス主がシステムメモリにではなく
キャッシュにエレメントを書き込みするときに汚染され
る。

【０００７】キャッシュヒットがあったとき、もしもす
べてのデータエレメントのバイトが有効であると、キャ
ッシュは要求されたデータエレメントを与える。もしも
そのバイトのうちのいくつかが無効であると、システム
メモリはそのデータエレメントを求めてメモリ読み取り
に応答する。しかし、もしもデータバイトのすべてでは
なく、唯一つのみが有効かつ汚染されているなら、その
データエレメントをシステムメモリから読み取る前にそ
れらのバイトが最初にキャッシュからシステムメモリに
書き込まれる。この書き込み特性はシステム性能に悪影
響を与えるメモリシステム応答時間を改善する。

【０００８】

【発明が解決しようとする課題】それゆえ本発明はコン
ピューターメモリシステムから多重バイトデータエレメ
ントを読み取る新規かつ改良された方法を与えることを
課題とする。

【０００９】本発明の別の課題はキャッシュおよびシス
テムメモリの双方に存在する多重バイトデータエレメン
トを読み取る方法を与えることである。

【００１０】本発明のさらに別の課題はコンピューター
メモリシステムの応答時間を改善する方法を与えること
である。

【００１１】本発明のさらに別の課題はコンピューター
システムの性能を改善する方法を与えることである。

【００１２】本発明のさらに別の課題はメモリシステム
内のデータ読み取りおよびデータのストリーミングを強
化する方法を与えることである。

【００１３】本発明のさらに別の課題はキャッシュから
汚染された、かつ部分的に有効な多重バイトデータエレ
メントを読み取る前に、キャッシュからシステムメモリ
へのデータ書き込みを排除する方法を与えることである
。

【００１４】

【課題を解決するための手段】上記課題達成のため、本
発明は第一および第二のメモリ双方に格納されている多
重バイトデータエレメントを読み取る方法を与える。該
第一メモリにある該データエレメントの選択されたバイ
トが無効化される。該データエレメントを求める第一の
読み取り要求に対し、該第一メモリから取り出した有効
バイトを該第二メモリから取り出した残りのバイトが結
合される。

【００１５】本発明はキャッシュ内の有効かつ汚染され
たデータエレメントをシステムメモリから取り出したデ
ータエレメント残りのバイトに統合する、バイトレベル
のデータ統合を含む。また本発明は有効かつ汚染された
キャッシュバイトとシステムメモリから取り出した高速
データストリームを統合することを含む。

【００１６】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。メモリシステム１０はシステムメ
モリ１２を含む。メモリ１２は好ましい実施例では動的
ランダムアクセスメモリ（ＤＲＡＭ）チップからなる。 メモリ１２に格納されるデータは一般にコードデータ（
命令）と非コードデータとに分割することができる。 ここに使用する「データ」という用語は情報を指し、コ
ードデータ（命令）および非コードデータを含む。メモ
リ１２はバス１４でコンピューターシステム（図示して
なし）の他の部分に接続されている。メモリシステム１
０は二つ以上のバス主に使用できるように設計されてい
るが、単一のバス主に使うこともできる。特にメモリシ
ステム１０は他のバス主またはメモリシステム１０への
アクセスに関してホストプロセッサと競合する装置と組
み合わせたインテル社のホストプロセッサ３８６、３８
６ｓｘ、４８６等に使用することができるように設計さ
れている。メモリ１２へのアクセスはバス１４内に設け
られたＤＲＡＭ制御装置２２で制御される。

【００１７】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。 好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り−セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り−
セット関連キャッシュである。

【００１８】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持する
。言い換えると、内部キャッシュ１６はホストプロセッ
サ専用であり、他のバス主によるメモリアクセスによっ
て影響されない。任意のバス主が各キャッシュを読み取
りできることを認識されたい。従って内部キャッシュ１
６はその中にシステムプロセッサ以外の他のプロセッサ
によるメモリアクセスに基づくデータ書き込みは許さな
いが、他のバス主も、要求しているデータがその中にあ
る限りデータの読み取りはできる。各キャッシュはスヌ
ープ（記録内容を検分すること）でヒットした記録内容
を無効にするため、当該キャッシュで意図されていない
データ書き込みもすべて検分し、これによって動作の一
貫性を確保することを認識されたい。

【００１９】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。さらに、プ
レフェッチキャッシュ１８はホストプロセッサのメモリ
アクセスに基づくコードのみを取り寄せる。動作上、シ
ステムプロセッサがプレフェッチキャシュ内に用意され
ていないコードデータを要求するときは、次のコード要
求を予期して次順の１２８バイトコードがプレフェッチ
キャッシュ１８内に予め取り寄せ（プレフェッチ）され
る。

【００２０】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行なう
。このキャッシュは単に書き込みバッファを行なうのみ
ならず、上述したように任意のバス主による読み取りも
許すキャッシュである。しかしこのバッファはＤＲＡＭ
１２からのデータのキャッシュはしない。

【００２１】各キャッシュの機能が分離されていること
、およびプロセッサの形式に基づいてこれらの機能を選
択的に定義できることは本キャッシュの重要な特徴であ
る。この性能により、本システムはキャッシュを総和的
に使用するものよりも何倍も大きなキャッシュを使用す
るシステムの性能を達成し、またはこれをしのぐことが
できる。プロセッサの形式に基づいて選択的に機能を定
義する点に関していうと、４８６プロセッサを使用する
システムの場合、書き込みバッファキャッシュ２０はシ
ステム以外のすべてのバス主が行なうデータ書き込みの
バッファを行なう。３８６、３８６ｓｘシステムプロセ
ッサを使用するシステムの場合、内部キャッシュ１６は
コードデータのみを保持し、システムプロセッサのため
の読み取り専用キャッシュであり、書き込みバッファキ
ャッシュ２０はシステムプロセッサを含めた任意のバス
主によるデータ書き込みのバッファを行なう。これらキ
ャッシュの動作特性は、存在するホストプロセッサの形
式情報に基づいて、電力投入時の自己形成条件に従って
定義される。

【００２２】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。ＤＲＡＭ１２はコードデータか非コードデータの
いずれかを含むページに分割されている。ＤＲＡＭ１２
に関連されたレジスタはＤＲＡＭ１２内またはＤＲＡＭ
制御装置２２内に配置され、最も最近にアクセスされた
ページのページアドレスを保持する。実際、本システム
は本システムに接続されたプロセッサの形式に応じてコ
ードページまたは非コードページに指向するバイアスを
与える。例えばもしもシステムプロセッサが４８６であ
ると、もっとも最近にアクセスされたコードアドレスペ
ージのアドレスはレジスタ内に保持される。動作上、Ｄ
ＲＡＭ１２内のコードデータページおよび非コードデー
タページは共にランダムアクセスができる。もしもコー
ドページがある一サイクルでアクセスされ、次のサイク
ルで非コードページがアクセスされると、非コードペー
ジがアクセスされる間、コードページのアドレスはレジ
スタ内に保持される。非コードページがアクセスされた
直後、再びコードページを開くのにレジスタ内のそのア
ドレスが使用される。これと対照的に、もしもシステム
プロセッサが３８６または３８６ｓｘであると、最も最
近にアクセスされた非コードアドレスページのアドレス
がレジスタ内に保持される。オープンページバイアス、
高速ページモードアクセスおよび多重キャッシュを選択
的になしうるこの組み合わせがシステム性能を高める。

【００２３】書き込みバッファキャッシュ２０は２通り
−セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（ｈｅａｐ）、およびスタッ
ク（ｓｔａｃｋ）として知られる三つの領域に分割でき
る。メモリ内のデータブロックはリスト、ヒープ、およ
びスタックように準備され、それぞれ、各自の組織と目
的を有する。例えばスタックは一組のデータエレメント
で、その内の一エレメントのみが一度にアクセスできる
。リストデータは主として読み取り用であり、一般的に
書き込み用ではない。構造を有するプログラムではスタ
ックへの書き込みが高い頻度で起こり、次に頻度の高い
書き込みはヒープに対して起きる。ＤＲＡＭ内にヒープ
用のデータブロックとスタック用のデータブロックを適
切に指定し、かつこれらブロックを２通り−セット関連
キャッシュ内の対応セットに転写することにより、動作
効率を高めることができる。さらに非コードデータに対
するＤＲＡＭ内のオープンページバイアスは実効上、リ
ストデータに対するオープンページバイアスとなる。こ
のようにして動作特性がさらに高められる。

【００２４】図２はコンピューターメモリシステム１０
のさらに詳細を示す。ＤＲＡＭ１２および制御器２２は
デバイス３００を通してバス１４に節属されている。バ
ス１４はダブル語（０、１、２、３と記す）の４バイト
がパラレルに通信できるように４バイトの幅を有する。 ＤＲＡＭ１２から送られたダブル語の各バイトは三状態
決定装置３００を通過する。この三状態決定装置は制御
信号に基づいて前記選択されたバイトを阻止しまたは通
過させる。各デバイス３００はキャッシュ１６、２０か
ら来る制御線３０２上の阻止信号を受信する。

【００２５】キャッシュ１６、２０はそれぞれ三状態決
定装置３０４、３０６を介してバス１４に接続される。 ＤＲＡＭ１２と用いるキャッシュ１６、２０内のデータ
エレメントは４パラレルバイト（ダブル語）の形でアク
セスできる。それぞれのバイトは個別に、キャッシュ１
６、２０から受信される制御信号にしたがって三状態決
定装置３０４、３０６内で阻止され、または通過できる
。

【００２６】本発明の一態様では、ＤＲＡＭ１２からの
データバイトを阻止する制御信号は、キャッシュ１６ま
たはキャッシュ２０の何れかの対応するデータバイトが
有効かつ汚染されているときにアクティブとなる。キャ
ッシュ１６、２０内の多重バイトデータエレメントのバ
イトは各々関連のビットまたはフラッグを有する。この
フラッグはデータエレメントがキャッシュに最初に書き
込まれるときは「有効」に設定される。ある動作条件の
下ではエレメントの一またはそれ以上のバイトを無効化
する必要がある。例えば、もしもバス主から直接にＤＲ
ＡＭ１２に高速転送が行なわれる（高速ページモード）
と、各キャッシュはバス１４を監視または「検分」する
。もしもキャッシュ内のこれらに対応するデータエレメ
ントがＤＲＡＭ１２中にこの方法で書き込みがなされる
と、その有効フラッグは除去されてその対応するデータ
エレメントのそれぞれのバイトが「無効」に設定される
。さらに別の例を挙げると、データエレメントを一つの
キャッシュから別のキャッシュへ転送することがしばし
ば望ましい場合がある。その場合、転送されるバイトは
すべて、不明確性を回避するためにソースキャッシュ内
で無効に設定される。キャッシュ１６、２０内の各多重
バイトデータエレメントもまた、「汚染」ビットと呼ば
れるビットを帯有する。「汚染」ビットとは、書き込み
のなされたキャッシュが未だメモリに書き込まれていな
い情報を有していることを示すフラッグである。すなわ
ち、これは与えられたデータエレメントの最も最新の更
新値を表わすものである。この汚染ビットは一般的にデ
ータがバス主からキャッシュ中に書き込まれるときに設
定される。「汚染された」データはそのデータをシステ
ムメモリに書き込むことにより「清浄化」される。本発
明はバイトレベルで有効ビットを与えるととみにエレメ
ントレベルでお線ビットを与えるが、この粒度（ｇｒａ
ｎｕｌａｒｉｔｙ）は変更することができる。

【００２７】本発明はいくつかの動作モードを有する。 第一のモードでは各データエレメントはバス主の要求に
よる読み取りである。通常はキャッシュは検査され、も
しも当該データがその中にあれば非常に迅速にバス主に
返還される。もしも当該データエレメントが当該キャッ
シュ内にないと、制御器２２およびＤＲＡＭ１２がアク
ティブにされ、当該データエレメントがＤＲＡＭ１２か
ら取り寄せられる（これは幾分データエレメントをキャ
ッシュから得るよりは長い時間のかかる手順である）。 もしもそのデータエレメントがキャッシュの一つ以上の
中にあり、またもしもそのデータバイトのすべてではな
くいくつかのデータバイトが有効かつ汚染されているの
であれば、ＤＲＡＭ制御器２２およびＤＲＡＭ１２がア
クティブにされてそのバイトがデバイス３００に与えら
れる。しかし、キャッシュの一つの中に汚染されたかつ
有効なバイトを持つ対応バイトがはデバイス３００で阻
止される。同時に三状態決定装置３０４、３０６は有効
かつ汚染されたバイトのみを通過させる。このようにし
てバス主は完全なデータエレメントを読み取ることがで
きる。

【００２８】さらに特定すると、データエレメントがキ
ャッシュおよびＤＲＡＭ１２の両方に格納されていると
きの本発明の方法に必要な条件は、キャッシュ内のデー
タエレメントの内の選択されたバイトを無効化すること
である。キャッシュ内に格納された各データエレメント
の各バイトには有効／無効フラッグが与えられる。デー
タエレメントが最初にキャッシュに書き込まれたときに
それぞれのバイトに有効フラッグが設定される。それゆ
え前述したような条件に対してはその後に無効フラッグ
が設定される。本発明の大抵の適用例ではさらに必要条
件として、選択されたバイトがＤＲＡＭ１２以外からも
キャッシュ中に書き込まれることができなければならず
、その場合はそのバイトには汚染フラッグが設定される
。バス主がデータエレメントを読み取ろうとするときは
、最初にキャッシュが検査を受ける。もしもそのデータ
エレメントがキャッシュ内に見つかっても、それがいく
つかの無効バイトを含んでいると、ＤＲＡＭ１２をアク
ティブにする信号が与えられる。キャッシュからの有効
かつ汚染されたバイトのみがＤＲＡＭ１２からのバイト
と組み合わされる。汚染バイトに対する有効フラッグは
ＤＲＡＭ１２からバス１４への対応ラインを接続解除し
て当該対応データバイトがＤＲＡＭ１２から転送される
ことを阻止するために使われる。同様にして、汚染バイ
トの有効フラッグ（またはその反転されたもの）はキャ
ッシュからバス１４へつながる対応バイトラインを接続
するのに使用される。

【００２９】本方法はまた、問題にしているデータエレ
メントが複数のキャッシュに拡散している場合にも効果
的である。換言すると、データエレメントがＤＲＡＭ１
２以外から第二のキャッシュに当てられており、従って
汚染されたものと記されている。このとき、さらに第二
キャッシュデータエレメント内の選択されたデータバイ
トが無効化されている。しかし、二つのキャッシュ内の
対応するバイトの少なくとも一つが、ふ明確さを防止す
るため無効となっている。バス主のデータ読み取りに呼
応して、各キャッシュは再びその特定のデータエレメン
トについてのチエックをうける。もしもそのデータエレ
メントが両方のキャッシュ内にあり、もしも二つのキャ
ッシュのいかなる当該対応データバイトの対も無効であ
ることが判明すると、ＤＲＡＭ１２をアクティブにする
信号がおくされる。前と同様に、キャッシュから有効か
つ汚染されたバイトがキャッシュから与えられ、ＤＲＡ
Ｍ１２からの対応のバイトは阻止される。

【００３０】第二の動作態様では、本発明はＤＲＡＭ１
２からバス主への直接的多量のデータ転送に対応する。 例えば、本発明はＩＢＭマイクロチャンネルアーキテク
チャに基づくものに見出される様な「ストリーミングモ
ード」を支持できる。このモードでは、ＤＲＡＭ１２は
高速ページモードで動作し、ＤＲＡＭ１２からデータエ
レメントを転送することにより読み取り要求に順次応答
する。キャッシュは各データエレメントについて検査さ
れる。ただし、上記第一モードで述べたように、これは
ＤＲＡＭ１２がアクティブにされるのと同時であり、Ｄ
ＲＡＭ１２がアクティブにされてからではない。キャッ
シュの一つに汚染されたかつ有効なバイトが検出される
ときは常に、ＤＲＡＭ１２からの対応データバイトライ
ンは停止され、当該汚染されたかつ有効データバイトが
統合される。

【００３１】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。

【００３２】図３は本発明のモジュール間の関係を示す
。

【図面の簡単な説明】

【図１】図１は高性能コンピューターメモリシステムの
ブロック線図である。

【図２】図２は図１に示すコンピューターメモリシステ
ムの一層詳細な線図である。

【図３】図３は本メモリシステムのモジュール間の関係
を示すブロック線図である。

【符号の説明】

１０　　コンピューターシステムメモリ１２　　ＤＲＡ
Ｍ １６、１８、２０　　キャッシュ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一および第二のメモリ双方に格納されて
   いる多重バイトデータエレメントを読み取る方法であっ
   て、該第一メモリにおける該データエレメントのうちの
   選択されたバイトを無効化することと、該第一メモリか
   ら取り出した有効バイトを該第二メモリから取り出した
   残りのバイトに結合することにより該データエレメント
   を求める第一の読み取り要求に応答することとを含むデ
   ータエレメント読み取り方法。