JPH04246737A - In-circuit emulator - Google Patents
In-circuit emulatorInfo
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- JPH04246737A JPH04246737A JP3011826A JP1182691A JPH04246737A JP H04246737 A JPH04246737 A JP H04246737A JP 3011826 A JP3011826 A JP 3011826A JP 1182691 A JP1182691 A JP 1182691A JP H04246737 A JPH04246737 A JP H04246737A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特に、疑似マイクロコンピュータ(以下
、エミュレータCPUと云う)を備え、開発対象の外部
装置(以下、ターゲットと云う)における、回路および
プログラム等の開発支援用として利用されるインサーキ
ット・エミュレータに関する。[Field of Industrial Application] The present invention relates to an in-circuit emulator, and in particular, it is equipped with a pseudo microcomputer (hereinafter referred to as emulator CPU) and is used to control circuits, programs, etc. in an external device to be developed (hereinafter referred to as target). This article relates to an in-circuit emulator used to support the development of.
【0002】0002
【従来の技術】従来のインサーキット・エミュレータは
、その標準的構成例が図3に示されるように、クロック
入力端子54、初期化端子55および信号群端子56に
対応して、クロック異常検出回路11、初期化回路12
、制御部13、エミュレータCPU14および信号制御
回路15を備えて構成されている。2. Description of the Related Art A conventional in-circuit emulator has a clock abnormality detection circuit corresponding to a clock input terminal 54, an initialization terminal 55, and a signal group terminal 56, as shown in FIG. 11. Initialization circuit 12
, a control section 13, an emulator CPU 14, and a signal control circuit 15.
【0003】信号群端子56から入力される信号群は、
信号制御回路15を介してエミュレータCPU14にお
いて対応する信号群に接続されており、制御部13は、
制御信号群112と、実行中断状態信号113を信号制
御回路15に送出することにより、実行中断および実行
再開の制御作用を含む制御機能を有している。この部分
の動作については、一般的のインサーキット・エミュレ
ータの機能であり、詳細な説明は省略する。The signal group input from the signal group terminal 56 is as follows:
It is connected to the corresponding signal group in the emulator CPU 14 via the signal control circuit 15, and the control section 13
By sending a group of control signals 112 and an execution suspension state signal 113 to the signal control circuit 15, it has a control function including a control function for suspending execution and resuming execution. The operation of this part is a function of a general in-circuit emulator, and a detailed explanation will be omitted.
【0004】クロック入力端子54からはクロック信号
108がクロック異常検出回路11に入力されており、
クロック信号108に異常が生じた場合には、クロック
異常検出回路11よりクロック異常信号110が出力さ
れ、制御部13に入力される。また、初期化回路12に
おいては、接続器(以下、プローブと云う)の初期化端
子55から入力される初期化信号109と、制御部13
から送られてくる内部初期化信号111の入力に対応し
て、その何れかの初期化信号が初期化要求状態になると
、CPU初期化信号114が出力されてエミュレータC
PU14に送出される。なお、プログラムの実行中断中
にプローブからの初期化信号109が、不用意に入力さ
れるような事態においては、制御部13より出力される
実行中断状態信号113を介して、CPU初期化信号1
14が、エミュレータCPU14に送られないように制
御される。A clock signal 108 is input from the clock input terminal 54 to the clock abnormality detection circuit 11.
When an abnormality occurs in the clock signal 108 , the clock abnormality detection circuit 11 outputs a clock abnormality signal 110 and inputs it to the control section 13 . In addition, in the initialization circuit 12, an initialization signal 109 inputted from an initialization terminal 55 of a connector (hereinafter referred to as a probe) and a control unit 13
When any of the initialization signals enters the initialization request state in response to the input of the internal initialization signal 111 sent from the emulator C, the CPU initialization signal 114 is output and the emulator C
It is sent to PU14. Note that in a situation where the initialization signal 109 from the probe is inadvertently input while the program execution is suspended, the CPU initialization signal 1
14 is controlled not to be sent to the emulator CPU 14.
【0005】即ち、従来のインサーキット・エミュレー
タにおいては、図3に示される構成により、制御部13
においてクロック異常信号110が検出され異常状態と
なった場合には、通常の制御作用は行わずに、操作者に
通知する等の簡易処理により、クロック異常に対処して
いるのが実情である。That is, in the conventional in-circuit emulator, the control section 13 has the configuration shown in FIG.
In reality, when the clock abnormality signal 110 is detected and an abnormal state occurs, the clock abnormality is dealt with by simple processing such as notifying the operator without performing normal control actions.
【0006】[0006]
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータにおいては、プログラムの実行
中においては、クロック異常が発生しても、そのこと自
体はターゲットの回路における異常状態であり、その異
常状態を、そのままエミュレーションすることは本来の
機能であるため問題外である。しかしながら、プログラ
ムの実行中断中にクロック異常が発生すると、エミュレ
ータCPUは、プログラム実行中の場合と同様に暴走状
態となる。このプログラムの実行中断中においては、エ
ミュレータCPUにおいて、正確な実行を要する、実行
中断中の内部処理的プログラムを実行している状態にあ
るため、上記の暴走状態発生により、インサーキット・
エミュレータ自体に対する制御が全く不能になるという
欠点がある。[Problems to be Solved by the Invention] In the above-mentioned conventional in-circuit emulator, even if a clock abnormality occurs during program execution, this itself is an abnormal state in the target circuit, and the abnormality Emulating the state as it is is out of the question since it is an original function. However, if a clock abnormality occurs while the execution of the program is interrupted, the emulator CPU goes into a runaway state as in the case when the program is being executed. While the execution of this program is suspended, the emulator CPU is in the state of executing the suspended internal processing program that requires accurate execution.
The disadvantage is that the emulator itself cannot be controlled at all.
【0007】[0007]
【課題を解決するための手段】本発明のインサーキット
・エミュレータは、内部に、対象とするマイクロコンピ
ュータLSIの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータLSI
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータLSIのク
ロック入力端子に相当する前記接続器の端子におけるク
ロック信号の異常を検出して、異常信号を出力するクロ
ック異常検出回路と、前記クロック異常検出回路から出
力される異常信号、ならびにプログラムの実行中断中を
示す信号が、共に有効な時点において、前記疑似マイク
ロコンピュータの初期化を強制する初期化回路と、を備
えて構成される。[Means for Solving the Problems] The in-circuit emulator of the present invention includes a pseudo microcomputer that performs pseudo execution of a target microcomputer LSI, and has a function of suspending and resuming program execution. In addition, the microcomputer LSI
In an in-circuit emulator of a type that supports the development of circuits and programs for an external device by inserting a connector having the same terminal shape as that of the external device to be developed, the clock input terminal of the microcomputer LSI a clock abnormality detection circuit that detects an abnormality in a clock signal at a terminal of the connector corresponding to the above and outputs an abnormal signal; an abnormal signal output from the clock abnormality detection circuit; and a signal indicating that program execution is being interrupted. and an initialization circuit for forcing the initialization of the pseudo microcomputer at a valid point in time.
【0008】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.
【0009】図1は本発明の一実施例の構成を示すブロ
ック図である。図1に示されるように、本実施例は、ク
ロック入力端子51、初期化端子52および信号群端子
53に対応して、クロック異常検出回路1と、初期化回
路2と、制御部3と、エミュレータCPU4と、信号制
御回路5とを備えて構成される。また、図2に示される
のは、初期化回路2の内部構成を示す論理回路図である
。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. As shown in FIG. 1, in this embodiment, a clock abnormality detection circuit 1, an initialization circuit 2, a control section 3, and a clock abnormality detection circuit 1, an initialization circuit 2, a control section 3, and It is configured to include an emulator CPU 4 and a signal control circuit 5. Furthermore, shown in FIG. 2 is a logic circuit diagram showing the internal configuration of the initialization circuit 2. As shown in FIG.
【0010】図1により明らかなように、本実施例にお
いては、前述の従来例の場合と異なり、クロック異常検
出回路1から出力されるクロック異常信号103が、初
期化回路2にも入力されている。本発明の特徴とすると
ころは、この点にあり、このことにかかわる以外の動作
については、大要において従来例の場合と同様である。As is clear from FIG. 1, in this embodiment, unlike the conventional example described above, the clock abnormality signal 103 output from the clock abnormality detection circuit 1 is also input to the initialization circuit 2. There is. The feature of the present invention lies in this point, and operations other than those related to this point are essentially the same as those of the conventional example.
【0011】図1において、プログラム実行中の動作に
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、クロック入力端子51から
入力されるクロック信号101が正常な状態においては
、従来例の場合と同様な動作をする。しかしながら、プ
ログラムの実行中断中において、クロック入力端子51
から入力されるクロック信号101に異常が発生した場
合には、クロック異常検出回路1よりクロック異常信号
103が出力されて、制御部3および初期化回路2に入
力される。初期化回路2においては、制御部3より実行
中断状態信号106が入力されている限り、クロック異
常信号103が入力された場合には、CPU初期化信号
107をエミュレータCPU4に供給する。このことに
より、クロック入力端子51から入力されるクロック信
号101に異常状態が生じた場合には、初期化回路2を
介して、エミュレータCPU4を強制的に初期化させる
ことにより、インサーキット・エミュレータの暴走を防
止することができる。In FIG. 1, operations during program execution are the same as in the conventional example. Further, even during suspension of program execution, as long as the clock signal 101 input from the clock input terminal 51 is in a normal state, the same operation as in the conventional example is performed. However, when the program is suspended, the clock input terminal 51
When an abnormality occurs in the clock signal 101 inputted from the clock abnormality detection circuit 1, a clock abnormality signal 103 is outputted from the clock abnormality detection circuit 1 and inputted to the control section 3 and the initialization circuit 2. In the initialization circuit 2, as long as the execution interruption state signal 106 is inputted from the control unit 3, when the clock abnormality signal 103 is inputted, the CPU initialization signal 107 is supplied to the emulator CPU4. As a result, if an abnormal state occurs in the clock signal 101 input from the clock input terminal 51, the in-circuit emulator is forcibly initialized via the initialization circuit 2. Runaway behavior can be prevented.
【0012】図2は、前述のように、初期化回路2の内
部構成を示す論理回路図であるが、AND回路6は、実
行中断状態信号106を介して、プログラムの実行中断
中においてのみクロック異常信号103を有効にするた
めのゲート機能を有しており、その出力信号は遅延回路
7に入力される。この遅延回路7は、クロック異常信号
103が正常に戻った後に、エミュレータCPU4を初
期化するために必要な時間を確保するための回路である
。反転回路8とAND回路9は、プローブよりの初期化
端子52から入力される初期化信号102を、インサー
キット・エミュレータがプログラムの実行中においての
み有効にさせるための論理構成回路である。OR回路1
0は、遅延回路7から出力される初期化要求信号と、A
ND回路9から出力される初期化要求信号との論理和を
とり、CPU初期化信号107を生成して出力する。
このCPU初期化信号107がエミュレータCPU4に
入力されて、クロック異常時において、エミュレータC
PU4の暴走を防止することは既に説明したとうりであ
る。FIG. 2 is a logic circuit diagram showing the internal configuration of the initialization circuit 2 as described above. It has a gate function to enable the abnormal signal 103, and its output signal is input to the delay circuit 7. This delay circuit 7 is a circuit for securing the time necessary to initialize the emulator CPU 4 after the clock abnormality signal 103 returns to normal. The inverting circuit 8 and the AND circuit 9 are logic configuration circuits for making the initialization signal 102 input from the probe initialization terminal 52 valid only while the in-circuit emulator is executing the program. OR circuit 1
0 is the initialization request signal output from the delay circuit 7 and A
A logical OR is performed with the initialization request signal output from the ND circuit 9 to generate and output a CPU initialization signal 107. This CPU initialization signal 107 is input to the emulator CPU 4, and when the clock is abnormal, the emulator CPU
Preventing the PU4 from running out of control has already been explained.
【0013】[0013]
【発明の効果】以上説明したように、本発明は、インサ
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットにクロック異常が発生した場合、当該
クロック異常を検出してエミュレータCPUを強制的に
初期化させることにより、エミュレータCPUの暴走を
未然に防止することができるという効果がある。As explained above, in an in-circuit emulator, when a clock abnormality occurs in the target while program execution is interrupted, the present invention detects the clock abnormality and forcibly initializes the emulator CPU. This has the effect of preventing the emulator CPU from running out of control.
【図1】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図2】本実施例における初期化回路の構成を示す論理
回路図である。FIG. 2 is a logic circuit diagram showing the configuration of an initialization circuit in this embodiment.
【図3】従来例の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a conventional example.
1,11 クロック異常検出回路2,12
初期化回路
3,13 制御部
4,14 エミュレータCPU
5,15 信号制御回路
6,9 AND回路
7 遅延回路
8 反転回路
10 OR回路1, 11 Clock abnormality detection circuit 2, 12
Initialization circuit 3, 13 Control unit 4, 14 Emulator CPU 5, 15 Signal control circuit 6, 9 AND circuit 7 Delay circuit 8 Inversion circuit 10 OR circuit
Claims (1)
ータLSIの疑似的実行を行う疑似マイクロコンピュー
タを備え、プログラムの実行中断および実行再開の機能
を有するとともに、前記マイクロコンピュータLSIの
端子形状と同一の形状の接続器を開発対象の外部装置に
挿入することにより、前記外部装置の回路およびプログ
ラムの開発を支援する形式のインサーキット・エミュレ
ータにおいて、前記マイクロコンピュータLSIのクロ
ック入力端子に相当する前記接続器の端子におけるクロ
ック信号の異常を検出して、異常信号を出力するクロッ
ク異常検出回路と、前記クロック異常検出回路から出力
される異常信号、ならびにプログラムの実行中断中の信
号が、共に有効な時点において、前記疑似マイクロコン
ピュータの初期化を強制する初期化回路と、を備えるこ
とを特徴とするインサーキット・エミュレータ。1. A pseudo-microcomputer that performs pseudo-execution of the target microcomputer LSI is provided therein, has a function of suspending and resuming program execution, and has the same terminal shape as the microcomputer LSI. In an in-circuit emulator of the type that supports the development of circuits and programs for the external device by inserting the connector into the external device to be developed, the connector corresponding to the clock input terminal of the microcomputer LSI is inserted into the external device to be developed. At a point in time when a clock abnormality detection circuit that detects an abnormality in a clock signal at a terminal and outputs an abnormal signal, an abnormal signal output from the clock abnormality detection circuit, and a signal during program execution are both valid, An in-circuit emulator comprising: an initialization circuit that forces initialization of the pseudo microcomputer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3011826A JP2648029B2 (en) | 1991-02-01 | 1991-02-01 | In-circuit emulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3011826A JP2648029B2 (en) | 1991-02-01 | 1991-02-01 | In-circuit emulator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04246737A true JPH04246737A (en) | 1992-09-02 |
JP2648029B2 JP2648029B2 (en) | 1997-08-27 |
Family
ID=11788573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3011826A Expired - Fee Related JP2648029B2 (en) | 1991-02-01 | 1991-02-01 | In-circuit emulator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2648029B2 (en) |
-
1991
- 1991-02-01 JP JP3011826A patent/JP2648029B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2648029B2 (en) | 1997-08-27 |
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