JPH04245655A - Lead for mounting semiconductor chip - Google Patents
Lead for mounting semiconductor chipInfo
- Publication number
- JPH04245655A JPH04245655A JP1046791A JP1046791A JPH04245655A JP H04245655 A JPH04245655 A JP H04245655A JP 1046791 A JP1046791 A JP 1046791A JP 1046791 A JP1046791 A JP 1046791A JP H04245655 A JPH04245655 A JP H04245655A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- lead
- leads
- pads
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は半導体チップをフェース
ダウン方式で配線基板に実装するリード、特に、COG
(Chip on Glass) 接続およびTAB(
Tape Automated Bonding)接続
におけるリードに関するものである。[Industrial Application Field] The present invention relates to leads for mounting semiconductor chips on wiring boards in a face-down manner, particularly COG
(Chip on Glass) Connection and TAB (
This relates to leads in Tape Automated Bonding (Tape Automated Bonding) connections.
【0002】0002
【従来の技術】図3は半導体チップをフェースダウン接
続するため絶縁フィルムまたは透明基板(ガラス基板)
に形成した従来のリードを示す模式平面図である。半導
体チップ1は下面の四方側にパット(バンプ)2を形成
し、に接続する多数本のリード2は1にインナーリード
3a の先端をパッド2に接続した多数本のリード3
は、インナーリード3a に連通するアウターリード3
bが、半導体チップ1の四方に放射状に延在する。[Prior Art] Figure 3 shows an insulating film or transparent substrate (glass substrate) for face-down connection of semiconductor chips.
FIG. 3 is a schematic plan view showing a conventional lead formed in FIG. The semiconductor chip 1 has pads (bumps) 2 formed on all four sides of the lower surface, and a large number of leads 2 connected to the semiconductor chip 1. A large number of leads 3 with the tips of inner leads 3a connected to the pads 2 are connected to the semiconductor chip 1.
is the outer lead 3 that communicates with the inner lead 3a.
b extends radially in all directions of the semiconductor chip 1.
【0003】図4はCOG接続した半導体チップの平面
図であり、半導体チップ1の上方側パッドに接続したリ
ード群4a,半導体チップ1の右方側パッドに接続した
リード群4b,半導体チップ1の下方側パッドに接続し
たリード群4c,半導体チップ1の左方側パッドに接続
したリード群4d を形成した透明基板5は、半導体チ
ップ1より格段に大形のものが必要になる。FIG. 4 is a plan view of a COG-connected semiconductor chip, with a lead group 4a connected to the upper pad of the semiconductor chip 1, a lead group 4b connected to the right pad of the semiconductor chip 1, and a lead group 4b connected to the right pad of the semiconductor chip 1. The transparent substrate 5 on which the lead group 4c connected to the lower pad and the lead group 4d connected to the left side pad of the semiconductor chip 1 are formed needs to be much larger than the semiconductor chip 1.
【0004】図5は液晶表示パネルの駆動用ICチップ
を実装する従来のリードを示す平面図である。図5(イ
) において、半導体チップ1は下面の四方側にパッド
を形成したものであり、液晶表示パネルとその制御回路
とに接続する半導体チップ1は、リード群4a のアウ
ターリードが半導体チップ1の上方に整列し、リード群
4b,4c,4d の各アウターリードは半導体チップ
1の下方に整列する。FIG. 5 is a plan view showing a conventional lead mounting an IC chip for driving a liquid crystal display panel. In FIG. 5(a), the semiconductor chip 1 has pads formed on all four sides of its lower surface, and the semiconductor chip 1 connected to the liquid crystal display panel and its control circuit has the outer leads of the lead group 4a connected to the semiconductor chip 1. The outer leads of the lead groups 4b, 4c, and 4d are aligned below the semiconductor chip 1.
【0005】図5(ロ) において、半導体チップ1は
下面の三方 (上, 右, 左) 側にパッドを形成し
たものであり、液晶表示パネルとその制御回路とに接続
する半導体チップ1は、リード群4a のアウターリー
ドが半導体チップ1の上方に整列し、リード群4b,4
d の各アウターリードは半導体チップ1の下方に整列
する。In FIG. 5(b), the semiconductor chip 1 has pads formed on three sides (top, right, and left) of the bottom surface, and the semiconductor chip 1 connected to the liquid crystal display panel and its control circuit is The outer leads of the lead group 4a are aligned above the semiconductor chip 1, and the lead groups 4b and 4 are aligned above the semiconductor chip 1.
Each outer lead of d is aligned below the semiconductor chip 1.
【0006】図5(ハ) において、半導体チップ1は
下面の二方 (上下) 側にパッドを形成したものであ
り、液晶表示パネルとその制御回路とに接続する半導体
チップ1は、リード群4a の一部4a ′のアウター
リードが半導体チップ1の上方に整列し、リード群4a
の他部4a ″のアウターリードおよびリード群4c
の各アウターリードは半導体チップ1の下方に整列す
る。In FIG. 5(c), the semiconductor chip 1 has pads formed on two sides (upper and lower) of its lower surface, and the semiconductor chip 1 connected to the liquid crystal display panel and its control circuit has a lead group 4a. The outer leads of part 4a' of the lead group 4a' are aligned above the semiconductor chip 1.
Outer lead of other part 4a'' and lead group 4c
The outer leads of are aligned below the semiconductor chip 1.
【0007】[0007]
【発明が解決しようとする課題】以上説明したように、
従来のリード2は半導体チップ1の四方に延在し、半導
体チップ1の四方には、半導体チップ1に比べて格段に
広いリード形成領域を必要とする。従って、半導体チッ
プ1が液晶表示パネルに搭載する駆動用ICであるとき
、液晶表示パネルは半導体チップ1を搭載するための領
域を必要とし大形化される。しかし、液晶表示パネルに
おいて表示面以外の大形化は望ましくなく、半導体チッ
プ1の搭載領域を成るべく狭くする必要がある。[Problem to be solved by the invention] As explained above,
The conventional leads 2 extend on all sides of the semiconductor chip 1, and the four sides of the semiconductor chip 1 require a much wider lead formation area than the semiconductor chip 1. Therefore, when the semiconductor chip 1 is a driving IC mounted on a liquid crystal display panel, the liquid crystal display panel requires an area for mounting the semiconductor chip 1 and is enlarged. However, in a liquid crystal display panel, it is not desirable to increase the size of the panel other than the display surface, and it is necessary to make the mounting area of the semiconductor chip 1 as narrow as possible.
【0008】上記問題点の解決手段として、リードを多
層化したり、パッドの位置を最適化したカスタムICチ
ップの開発が考えられる。しかし、リードの多層化は製
造工程の増加によってコスト高になり、少量生産のカス
タムICチップはチップ価格が上昇する。[0008] As a solution to the above-mentioned problems, it is possible to develop a custom IC chip in which the leads are multilayered or the positions of the pads are optimized. However, multi-layered leads increase costs due to the increase in manufacturing steps, and the chip price of custom IC chips produced in small quantities increases.
【0009】[0009]
【課題を解決するための手段】本発明のリードはその実
施例を示す図1によれば、半導体チップのパッドに接続
する多数本のインナーリード 12a〜15a,22a
〜27a がそれぞれのアウターリード 12b〜1
5b,22b 〜27b に連通し、半導体チップの下
を通ることなく半導体チップの一側のパッドに接続する
インナーリード 14a,25a,26aに連通するア
ウターリード 14b,25b,26bと、半導体チッ
プの下を通って半導体チップの他側のパッドに接続する
インナーリード 12a,22a,23aに連通するア
ウターリード 12b,22b,23bとが、半導体チ
ップの同一側方に整列することを特徴とする。[Means for Solving the Problems] According to FIG. 1 showing an embodiment of the lead of the present invention, a large number of inner leads 12a to 15a, 22a are connected to pads of a semiconductor chip.
~27a is each outer lead 12b~1
Inner leads 5b, 22b to 27b are connected to the pads on one side of the semiconductor chip without passing under the semiconductor chip. It is characterized in that outer leads 12b, 22b, and 23b communicating with inner leads 12a, 22a, and 23a that pass through the semiconductor chip and connect to pads on the other side of the semiconductor chip are aligned on the same side of the semiconductor chip.
【0010】0010
【作用】上記手段によれば、下面の四側にパッドが形成
された半導体チップに対し、リードのインナーリードは
、半導体チップの1〜3側方に配設可能になる。そのた
めリードを形成した基板は、半導体チップの四側方にイ
ンナーリードが配設された従来のものより、幅 (また
は長さ) 寸法を小さくできるようなる。According to the above means, for a semiconductor chip in which pads are formed on the four sides of the lower surface, the inner leads of the leads can be arranged on one to three sides of the semiconductor chip. Therefore, the width (or length) of a substrate with leads formed thereon can be made smaller than that of a conventional substrate in which inner leads are arranged on all four sides of a semiconductor chip.
【0011】[0011]
【実施例】図1は本発明の実施例を示す模式平面図、図
2は本発明の他の実施例を示す模式平面図である。Embodiment FIG. 1 is a schematic plan view showing an embodiment of the present invention, and FIG. 2 is a schematic plan view showing another embodiment of the present invention.
【0012】図1(イ) において、下面四方側にパッ
ドが形成された半導体チップを実装するため、透明基板
11に形成したリードは、該チップの下面上方側のパッ
ドに接続するリード12と、該チップの下面右方側のパ
ッドに接続するリード13と、該チップの下面下方側の
パッドに接続するリード14と、該チップの下面左方側
のパッドに接続するリード15とに分けられる。In FIG. 1A, in order to mount a semiconductor chip having pads formed on all sides of the lower surface, the leads formed on the transparent substrate 11 are connected to the leads 12 connected to the pads on the upper side of the lower surface of the chip. It is divided into a lead 13 connected to a pad on the right side of the lower surface of the chip, a lead 14 connected to a pad on the lower side of the lower surface of the chip, and a lead 15 connected to a pad on the left side of the lower surface of the chip.
【0013】複数本のリード12は、先端が半導体チッ
プのパッドに接続されるインナーリード12a と、イ
ンナーリード12a に連通し延在するアウターリード
12b にてなる。インナーリード12a は、半導体
チップを実装したときその下を通るようになり、アウタ
ーリード12b は半導体チップの下方に整列する。一
般に、インナーリード12a の先端部と半導体チップ
との電気的接続 (実装) には高さ数十μm のバン
プ電極を使用する。従って、インナーリード12a と
半導体チップ下面との絶縁は、該バンプ電極によってで
きる間隙を利用する。The plurality of leads 12 consist of an inner lead 12a whose tip is connected to a pad of the semiconductor chip, and an outer lead 12b extending in communication with the inner lead 12a. The inner leads 12a pass under the semiconductor chip when it is mounted, and the outer leads 12b are aligned below the semiconductor chip. Generally, bump electrodes with a height of several tens of micrometers are used for electrical connection (mounting) between the tips of the inner leads 12a and the semiconductor chip. Therefore, the gap created by the bump electrode is used to insulate the inner lead 12a from the lower surface of the semiconductor chip.
【0014】複数本のリード14はインナーリード14
a にアウターリード14b が連通し、アウターリー
ド14b は半導体チップの下方, アウターリード1
2b と交互に整列する。複数本のリード13はインナ
ーリード13a にアウターリード13b が連通し、
アウターリード13b は半導体チップの下方, アウ
ターリード12b および14b の右方に整列する。
複数本のリード15はインナーリード15a にアウタ
ーリード15b が連通し、アウターリード15b は
半導体チップの下方, アウターリード12b および
14b の左方に整列する。The plurality of leads 14 are inner leads 14.
Outer lead 14b communicates with a, and outer lead 14b is connected to the lower part of the semiconductor chip.
Align alternately with 2b. The plurality of leads 13 have an inner lead 13a connected to an outer lead 13b,
Outer lead 13b is aligned below the semiconductor chip and to the right of outer leads 12b and 14b. Outer leads 15b of the plurality of leads 15 communicate with inner leads 15a, and outer leads 15b are aligned below the semiconductor chip and to the left of outer leads 12b and 14b.
【0015】図1(ロ) のテープキャリアにおいて、
下面四方側にパッドが形成された半導体チップを実装す
るため、ポリイミド等の絶縁フィルム21に形成したリ
ードは、該チップの下面上方側のパッドに接続するリー
ド22,23 と、該チップの下面右方側のパッドに接
続するリード24と、該チップの下面下方側のパッドに
接続するリード25,26 と、該チップの下面左方側
のパッドに接続するリード27とに分けられる。In the tape carrier shown in FIG. 1(b),
In order to mount a semiconductor chip with pads formed on all sides of the lower surface, the leads formed on the insulating film 21 such as polyimide are connected to the leads 22 and 23 connected to the pads on the upper side of the lower surface of the chip, and the leads 22 and 23 connected to the pads on the upper side of the lower surface of the chip, and the leads 22 and 23 connected to the pads on the upper side of the lower surface of the chip, and A lead 24 connects to the pad on the lower side, leads 25 and 26 connect to the pad on the lower side of the lower surface of the chip, and a lead 27 connects to the pad on the left side of the lower surface of the chip.
【0016】各複数本のリード22,23 は、先端が
半導体チップの下面上側に形成したパッドに接続される
インナーリード22a,23a と、インナーリード2
2a または23a に連通し半導体チップの右方また
は左方に延在するアウターリード22b,23b にて
なる。インナーリード22a,23a は、半導体チッ
プを実装したときその下を通るようになる。一般に、イ
ンナーリード22a,23a の先端部と半導体チップ
との電気的接続 (実装) には高さ数十μm のバン
プ電極を使用する。従って、インナーリード22a,2
3a と半導体チップ下面との絶縁は、該バンプ電極に
よってできる間隙を利用する。Each of the plurality of leads 22 and 23 includes inner leads 22a and 23a whose tips are connected to pads formed on the upper side of the lower surface of the semiconductor chip, and inner leads 22a and 23a whose tips are connected to pads formed on the upper side of the lower surface of the semiconductor chip.
It consists of outer leads 22b and 23b communicating with 2a or 23a and extending to the right or left of the semiconductor chip. The inner leads 22a and 23a pass under the semiconductor chip when it is mounted. Generally, bump electrodes with a height of several tens of micrometers are used for electrical connection (mounting) between the tips of the inner leads 22a and 23a and the semiconductor chip. Therefore, the inner leads 22a, 2
The gap created by the bump electrodes is used to insulate the semiconductor chip 3a from the lower surface of the semiconductor chip.
【0017】複数本のリード25はインナーリード25
a にアウターリード25b が連通し、アウターリー
ド25b は半導体チップの右方, アウターリード2
2b と交互に整列する。複数本のリード26はインナ
ーリード26a にアウターリード26b が連通し、
アウターリード26b は半導体チップの左方, アウ
ターリード23b と交互に整列する。複数本のリード
24はインナーリード24a にアウターリード24b
が連通し、アウターリード24b は半導体チップの
右方, アウターリード22b,25b の上方に整列
する。複数本のリード27はインナーリード27a に
アウターリード27b が連通し、アウターリード27
b は半導体チップの左方,アウターリード23b,2
6b の上方に整列する。The plurality of leads 25 are inner leads 25.
The outer lead 25b is connected to the outer lead 2 on the right side of the semiconductor chip.
Align alternately with 2b. The plurality of leads 26 have inner leads 26a and outer leads 26b communicating with each other,
The outer leads 26b are aligned alternately with the outer leads 23b on the left side of the semiconductor chip. The plurality of leads 24 include an inner lead 24a and an outer lead 24b.
are in communication, and the outer lead 24b is aligned to the right of the semiconductor chip and above the outer leads 22b and 25b. The plurality of leads 27 have an inner lead 27a connected to an outer lead 27b, and the outer lead 27
b is the left side of the semiconductor chip, outer lead 23b, 2
Align above 6b.
【0018】絶縁フィルム21には、各リード22〜2
7のインナーリード22a 〜27a の先端部が表呈
するデバイスホール28と、各リード22〜27のアウ
ターリード22b 〜27b の接続部が表呈する一対
のボンディングホール29とを設ける。The insulating film 21 has each lead 22 to 2.
A device hole 28 in which the tips of the inner leads 22a to 27a of No. 7 are exposed, and a pair of bonding holes 29 in which the connecting portions of the outer leads 22b to 27b of the leads 22 to 27 are exposed are provided.
【0019】このようなリード12〜15または22〜
27のアウターリード12b 〜15b,22b 〜2
7b は、三方から半導体チップに接続する。従って、
透明基板11または絶縁フィルム21の幅Wは、従来の
それらより大幅に、例えば3/5 程度に狭くすること
が可能である。Such leads 12 to 15 or 22 to
27 outer leads 12b ~ 15b, 22b ~ 2
7b connects to the semiconductor chip from three sides. Therefore,
The width W of the transparent substrate 11 or the insulating film 21 can be made much narrower than the conventional ones, for example, to about 3/5.
【0020】図1に示す実施例において、半導体チップ
の下を通るインナリード12a,22a,23a は、
半導体チップを実装したとき、バンプ電極によってでき
る数μm の間隙により半導体チップの下面と接触しな
いようにするが、その非接触を一層確実にするには、図
2に示す如き絶縁層が有効である。In the embodiment shown in FIG. 1, the inner leads 12a, 22a, 23a passing under the semiconductor chip are as follows:
When a semiconductor chip is mounted, a gap of several micrometers created by the bump electrodes prevents contact with the bottom surface of the semiconductor chip. To further ensure this non-contact, an insulating layer as shown in Figure 2 is effective. .
【0021】図1(イ) と共通部分に同一符号を使用
した図2(イ) において、透明基板11にリード12
〜15を形成し、インナーリード12a は、半導体チ
ップに接続する先端を表呈せしめ絶縁層31で覆う。リ
ード12〜14の各アウターリード12b 〜14b
は、半導体チップに下方に整列し、リード15のアウタ
ーリード15b は半導体チップの上方に整列する。従
って、実装した半導体チップはアウターリード15b
を介して上方の回路に接続し、アウターリード12b
〜14b を介して下方の回路に接続することになる。
例えばSiN等にて厚さ数μm に形成した絶縁層31
は、半導体チップに接続する先端部を除いてインナリー
ド12a を覆うため、インナリード12a と実装半
導体チップの下面との絶縁性に優れる。In FIG. 2(A), in which the same reference numerals are used for parts common to FIG. 1(A), a lead 12 is attached to a transparent substrate 11.
15 are formed, and the inner leads 12a have their tips connected to the semiconductor chip exposed and covered with an insulating layer 31. Each outer lead 12b to 14b of leads 12 to 14
are aligned below the semiconductor chip, and outer leads 15b of the leads 15 are aligned above the semiconductor chip. Therefore, the mounted semiconductor chip is attached to the outer lead 15b.
to the upper circuit through the outer lead 12b.
It will be connected to the lower circuit via ~14b. For example, an insulating layer 31 made of SiN or the like with a thickness of several μm.
Since the inner lead 12a is covered except for the tip portion connected to the semiconductor chip, the insulation between the inner lead 12a and the lower surface of the mounted semiconductor chip is excellent.
【0022】図1(ロ) と共通部分に同一符号を使用
した図2(ロ) において、半導体チップに接続する先
端を表呈せしインナリード22aを覆う絶縁層32は、
絶縁フィルム21にデバイスホール28を形成するとき
設けたものであり、四隅が絶縁フィルム21に連通する
。各リード22〜27は図1(ロ) のそれらと同一で
あるが、絶縁層32を設けたことによって、インナリー
ド22a と実装半導体チップの下面との絶縁性に優れ
る。In FIG. 2B, in which the same reference numerals are used for parts common to FIG.
They are provided when forming the device hole 28 in the insulating film 21, and the four corners communicate with the insulating film 21. The leads 22 to 27 are the same as those shown in FIG. 1B, but the provision of the insulating layer 32 provides excellent insulation between the inner leads 22a and the lower surface of the mounted semiconductor chip.
【0023】[0023]
【発明の効果】以上説明したように本発明によれば、下
面の四側にパッドが形成された半導体チップに対しリー
ドのインナーリードは、半導体チップの1〜3側方に配
設可能になる。そのため、本発明によるリードを形成し
た基板は、半導体チップの四側方にインナーリードが配
設された従来のものより、幅 (または長さ) 寸法が
小さくなり小型化される。[Effects of the Invention] As explained above, according to the present invention, for a semiconductor chip in which pads are formed on the four sides of the lower surface, the inner leads of the leads can be arranged on one to three sides of the semiconductor chip. . Therefore, a substrate on which leads according to the present invention are formed has a smaller width (or length) dimension and is more compact than a conventional substrate in which inner leads are provided on the four sides of a semiconductor chip.
【図1】 本発明の実施例であるリードの模式平面図
である。FIG. 1 is a schematic plan view of a lead according to an embodiment of the present invention.
【図2】 本発明の他の実施例であるリードの模式平
面図である。FIG. 2 is a schematic plan view of a lead according to another embodiment of the present invention.
【図3】 半導体チップを接続する従来のリードの模
式平面図である。FIG. 3 is a schematic plan view of a conventional lead for connecting semiconductor chips.
【図4】 COG接続した半導体チップの平面図であ
る。FIG. 4 is a plan view of a COG-connected semiconductor chip.
【図5】 液晶表示パネルの駆動用ICチップを実装
する従来のリードを示す平面図である。FIG. 5 is a plan view showing a conventional lead on which a driving IC chip for a liquid crystal display panel is mounted.
12〜15, 22〜27はリード
12a 〜15a,22a 〜27a はインナーリー
ド12b 〜15b,22b 〜27b はアウターリ
ード21は絶縁フィルム
31,32 は絶縁層12-15, 22-27 are leads 12a-15a, 22a-27a are inner leads 12b-15b, 22b-27b are outer leads 21 are insulating films 31, 32 are insulating layers
Claims (5)
本のインナーリード(12a〜15a,22a 〜27
a)がそれぞれのアウターリード(12b〜15b,2
2b 〜27b)に連通し、該半導体チップの下を通る
ことなく該半導体チップの一側のパッドに接続するイン
ナーリード(14a,25a,26a) に連通するア
ウターリード(14b,25b,26b) と、該半導
体チップの下を通って該半導体チップの他側のパッドに
接続するインナーリード(12a,22a,23a)
に連通するアウターリード(12b,22b,23b)
とが、該半導体チップの同一側方に整列することを特
徴とする半導体チップ実装用リード。Claim 1: A large number of inner leads (12a to 15a, 22a to 27) connected to pads of a semiconductor chip.
a) is each outer lead (12b to 15b, 2
2b to 27b), and inner leads (14a, 25a, 26a) that connect to pads on one side of the semiconductor chip without passing under the semiconductor chip; and outer leads (14b, 25b, 26b) that communicate with , inner leads (12a, 22a, 23a) passing under the semiconductor chip and connecting to pads on the other side of the semiconductor chip.
Outer leads (12b, 22b, 23b) that communicate with
A lead for mounting a semiconductor chip, wherein the leads are aligned on the same side of the semiconductor chip.
,22b 〜27b)が、前記半導体チップの1〜3側
方に分かれて整列することを特徴とする前記請求項1記
載の半導体チップ実装用リード。Claim 2: The outer lead (12b to 15b
, 22b to 27b) are arranged separately on one to three sides of the semiconductor chip.
,22b 〜27b)が、前記半導体チップの一方の対
向側の2方向に分かれて整列することを特徴とする前記
請求項2記載の半導体チップ実装用リード。3. The outer lead (12b to 15b
, 22b to 27b) are arranged separately in two directions on one opposing side of the semiconductor chip.
リード(12a,22a,23a) が、先端の接続部
を除く表面に絶縁層(31,32) を被着してなるこ
とを特徴とする前記請求項1記載の半導体チップ実装用
リード。4. The inner lead (12a, 22a, 23a) passing under the semiconductor chip has an insulating layer (31, 32) coated on the surface except for the connection portion at the tip. The lead for semiconductor chip mounting according to claim 1.
における絶縁フィルム(21)の一部であることを特徴
とする前記請求項2記載の半導体チップ実装用リード。5. The lead for semiconductor chip mounting according to claim 2, wherein the insulating layer (32) is a part of an insulating film (21) in a tape carrier.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1046791A JPH04245655A (en) | 1991-01-31 | 1991-01-31 | Lead for mounting semiconductor chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1046791A JPH04245655A (en) | 1991-01-31 | 1991-01-31 | Lead for mounting semiconductor chip |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04245655A true JPH04245655A (en) | 1992-09-02 |
Family
ID=11750944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1046791A Withdrawn JPH04245655A (en) | 1991-01-31 | 1991-01-31 | Lead for mounting semiconductor chip |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04245655A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100297063B1 (en) * | 1993-12-03 | 2001-10-22 | 야마자끼 순페이 | Display device and electronic device having the display device |
-
1991
- 1991-01-31 JP JP1046791A patent/JPH04245655A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100297063B1 (en) * | 1993-12-03 | 2001-10-22 | 야마자끼 순페이 | Display device and electronic device having the display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7372138B2 (en) | Routing element for use in multi-chip modules, multi-chip modules including the routing element and methods | |
KR102322539B1 (en) | Semiconductor package and display apparatus comprising the same | |
JPH1064955A (en) | Structure for mounting semiconductor chip | |
US20050046033A1 (en) | Tape circuit substrate and semiconductor chip package using the same | |
TWI699147B (en) | Flexible printed circuit boards and electronic device including the same | |
JPH04245655A (en) | Lead for mounting semiconductor chip | |
JPH0554697B2 (en) | ||
JPS6125215B2 (en) | ||
JPH04273464A (en) | Mounting of semiconductor chip | |
JPH10233401A (en) | Semiconductor device | |
TWI234182B (en) | Flexible carrier and flexible circuit board | |
JPH09223759A (en) | Semiconductor device and manufacture thereof | |
JPH10284638A (en) | Structure of ceramic chip-size package | |
JP3272772B2 (en) | Liquid crystal device | |
JP2841825B2 (en) | Hybrid integrated circuit | |
JP2572134Y2 (en) | Substrate wiring structure | |
JP2734684B2 (en) | Semiconductor device package | |
TW546514B (en) | Liquid crystal display module structure | |
JPH05152382A (en) | Circuit device | |
JP3113669B2 (en) | Liquid crystal display | |
TWI251452B (en) | Flexible circuit board and package structure | |
JPH0618385Y2 (en) | Display device | |
JPS6317482A (en) | Mounting of liquid crystal display unit | |
JPH02259624A (en) | Display device | |
JPS61252534A (en) | Liquid crystal display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |