JPH04240983A - 高品位テレビジョン信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＭＵＳＥ（Ｍｕｌｔｉ
ｐｌｅ　Ｓｕｂ−Ｎｙｑｕｉｓｔ　Ｓａｎｐｌｉｎｇ　
Ｅｎｃｏｄｉｎｇ　）信号として伝送されてくる高品位
テレビジョン信号を処理する装置に関する。

【０００２】

【従来の技術】広帯域な高品位テレビジョン信号を伝送
上で実用的なレベルに帯域圧縮する方法としてＭＵＳＥ
方式がある。図６はＭＵＳＥ信号を元の高品位テレビジ
ョン信号に復号するＭＵＳＥデコーダの構成を示してい
る。

【０００３】端子１０１には、受信したＭＵＳＥ信号が
入力され、アナログデジタル（Ａ／Ｄ）変換器１０２に
導かれ１６．２ＭＨｚ　のクロックでデジタル化される
。デジタル化されたＭＵＳＥ信号は、動き検出回路１０
４、フレーム間内挿処理回路１０５、フィールド内内挿
処理回路１０６、同期検出・クロック発生回路１０７に
導入される。

【０００４】動き検出回路１０４は、１フレーム間及び
２フレーム間の差信号から画像の動き情報信号部分を検
出し、３３２．４ＭＨｚ　のレートの動き検出信号を得
る。 フレーム間内挿処理回路１０５は、フレームメモリを備
え、１フレーム前と現在のフレームの信号を用いて内挿
処理を行い信号レートを１６．２ＭＨｚ　から３２．４
ＭＨｚ　に変換した信号を得る。フィールド内内挿処理
回路１０６は、現在のフレームの信号のみを用いて内挿
処理を行い信号レートを１６．２ＭＨｚ　から３２．４
ＭＨｚ　に変換した信号を得る。同期検出・クロック発
生回路１０７は、ＭＵＳＥ信号の所定の同期信号を再生
し、デコーダの内部処理で必要なクロック、各種タイミ
ング信号を作成する。デコーダ内部では、１６．２ＭＨ
ｚ　、３２．４ＭＨｚ　、４８．６ＭＨｚの３種類のク
ロックが必要であるため、これらの最小公倍数の周波数
である９７．２ＭＨｚ　の発振出力が発振器２０１から
同期検出・クロック発生回路１０７に供給されている。

【０００５】動き検出回路１０４、フレーム間内挿処理
回路１０５、フィールド内内挿処理回路１０６の各出力
は、それぞれサンプリング周波数変換回路２０２、２０
３、２０４に供給され、その信号レートが３２．４ＭＨ
ｚ　から４８．６ＭＨｚ　に変換される。

【０００６】サンプリング周波数変換回路２０３の出力
は、フィールド間内挿処理回路１２１に入力され、フィ
ールド間での演算処理を施される。この系統は、静止画
系の信号処理であり、フレーム間と合わせて都合４フィ
ールドでの演算処理が行われることになる。ＭＵＳＥ信
号は、４フィールドで１巡回するサブサンプリングで伝
送されているので、この演算処理により全部のデ−タが
揃うことになる。

【０００７】フィールド間内挿処理回路１２１の出力と
、サンプリング周波数変換回路２０４の出力とは、混合
回路１２２に入力される。両信号は、サンプリング周波
数変換回路２０２からの動き検出信号に応じた比率で混
合され出力される。動きが大きいときはサンプリング周
波数変換器２０４からの出力信号の割合が多くなり、静
止画に近くなるに従ってフィールド間内挿処理回路１２
１からの出力信号の割合が多くなる。

【０００８】一方、フレーム間内挿処理回路１０５、フ
ィールド内内挿処理回路１０６の各出力の水平ブランキ
ング期間には、２つの色差信号が走査線毎に繰り返しか
つ、１／４に時間圧縮多重されている。この色差信号は
、４倍伸張回路２０５に入力され４倍に伸張され、８．
１ＭＨｚ　レートの信号に変換される。この信号の静止
画系の信号はフィールド間内挿回路１１７により演算さ
れ、１６．２ＭＨｚ　のレートに変換され、動画系の信
号はフィールド内内挿回路１２０により演算され、１６
．２ＭＨｚ　のレートに変換される。これらの信号は、
混合回路１２３に入力され、動き検出信号に応じて混合
され、線順次デコーダ１２４に入力される。線順次デコ
ーダ１２４においては、走査線毎に多重された２つの色
差信号を分離するとともにＲ−Ｙ、Ｂ−Ｙ信号の同時化
を行いマトリックス１２５に供給する。

【０００９】マトリックス回路１２５には、混合回路１
２２からの輝度信号Ｙも供給されており、入力信号を用
いてＲ，Ｇ，Ｂの原色信号を再現して出力する。

【００１０】ＭＵＳＥ方式では、水平ブランキング期間
に色差信号を１／４倍に圧縮多重しているために、友好
走査率が７８％しかなく、送信側で１１／１２の時間圧
縮を行って伝送している。そこで、マトリックス回路１
２５の出力は、１２／１１の時間伸張を行う伸張回路２
０６に入力されて伸張される。伸張回路２０６から得ら
れた各信号は、それぞれデジタルアナログ（Ｄ／Ａ）変
換器１２６ｒ，１２６ｇ，１２６ｂにてアナログ信号に
変換される。

【００１１】図７は、伸張回路２０６の具体的構成例で
あり、高速書込み高速読出しメモリ（ＦＩＦＯメモリ）
を用いている。書込みレートは４８．６ＭＨｚであり、
読出しレートは発振器１２７から出力されているクロッ
クを用いており、４４．５ＭＨｚ　である。図７の（Ｂ
）は上記ＦＩＦＯメモリの入力信号と出力信号の関係と
、書込みリセットパルス、および読出しリセットパルス
を示している。

【００１２】

【発明が解決しようとする課題】上記したように、ＭＵ
ＳＥデコーダの輝度信号処理系では、信号レートを３２
．４ＭＨｚ　から４８．６ＭＨｚ　へ変換処理すること
が必要であり、このため源発振クロックとしては９７．
２ＭＨｚ　と極めて高い周波数の発振器が用いられてい
る。このような高周波数の信号を分周して３２．４ＭＨ
ｚ　或いは４８．６ＭＨｚ　のクロックを生成するには
、ＥＣＬ（エミッタ　　カプル　　ロジック）ＩＣを利
用せざるを得ない。しかし、一般的なＥＣＬ　　ＩＣは
、ＣＭＯＳやＴＴＬＩＣとは電源電圧が異なり、消費電
力が大きい。この分発熱量も多く、ＩＣパッケージもセ
ラミックスとなり、コスト高、またデコーダの温度管理
も問題となる。さらに図６のサンプリング周波数変換回
路をＣＭＯＳ或いはＴＴＬＩＣで構成した場合、現状で
は上述のような分周を内部で行うの１は困難なために、
入力信号レートに等しい３２．４ＭＨｚ　のクロックと
、出力信号レートに等しい４８．６ＭＨｚ　のクロック
の両方を供給しなければならない。この場合、一般的に
両クロックの位相を非常に高精度で規定する必要があっ
た。これらの点は、民生機器として普及するための大き
な障害となっている。

【００１３】そこでこの発明は、内部で用いる源発振ク
ロックを下げることができ、コスト、温度管理等の問題
を解消することができる高品位テレビジョン信号処理装
置を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明は、フレーム間
或いはフィールド内内挿処理により３２．４ＭＨｚ　に
変換されたＭＵＳＥ信号を、最終的に必要な４４．５Ｍ
Ｈｚ　に変換する場合、ＦＩＦＯメモリに書込み最終的
に必要な４４．５ＭＨｚ　のレートで強制的に読出し、
これにより非連続的となった信号をデジタル補間フィル
タにより連続的な信号に修正するようにしている。

【００１５】

【作用】上記の手段により、ＦＩＦＯメモリにおいては
、一挙に最終的に必要な信号レートに変換されとともに
１２／１１倍の時間伸張も行われるので、従来必要とし
た４８．６ＭＨｚ　のクロックや、１２／１１倍の伸張
回路は不要となる。

【００１６】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１７】第１図はこの発明の一実施例である。端子
１０１のＭＵＳＥ信号は、Ａ／Ｄ変換器１０２にてデジ
タルＭＵＳＥ信号に変換される。デジタルＭＵＳＥ信号
は、動き検出回路１０４、フレーム間内挿処理回路１０
５、フィールド内内挿処理回路１０５、同期検出・クロ
ック発生回路１０７に入力される。同期検出・クロック
発生回路１０７は、ＭＵＳＥ信号と外部に接続された３
２．４ＭＨｚ　発振器１０８と、４４．５ＭＨｚ　発振
器１２７からのクロックを入力とし、同期検出を含め、
ＦＩＦＯメモリ１１０、１１１、１１２の書込みまでは
、３２．４ＭＨｚ　あるいはこれを分周したクロックを
各回路に供給している。

【００１８】動き検出回路１０４からの動き検出信号、
フレーム間内挿処理回路１０５からの信号、フィールド
内内挿処理回路１０６からの信号はそれぞれＦＩＦＯメ
モリ１１０、１１１、１１２に供給される。またフレー
ム間内挿処理回路１０５、フィールド内内挿処理回路１
０６の出力は、色差信号処理系統であるＦＩＦＯメモリ
１１３、１１４に入力される。

【００１９】メモリコントローラ１０９は、各ＦＩＦＯ
メモリ１１０、１１１、１１２に対して、図２の（Ｂ）
に示すように、クロック３２．４ＭＨｚ　ＣＫＬを含め
て５種類のタイミング信号ＷＲ、４４．５ＭＨｚ　ＣＬ
Ｋ、ＲＲ、ＲＥを出力する。書込みと読出しのリセット
信号ＷＲ、ＲＲは、１走査線毎に出力される。ＦＩＦＯ
メモリは、入力デ−タのサンプリング周波数と同じ３２
．４ＭＨｚ　のレートで連続して書込みが行われるが、
読出しは４４．５ＭＨｚ　で行われるが３回に１回の割
合で読出し禁止が行われる。この読出しと読出し禁止制
御は、リードイネーブル信号ＲＥによって行われている
。よって出力デ−タは、図２の（Ｂ）に示すようになる
。また、１走査線のサンプル数は、９６０から８８０に
なっており１２／１１倍の伸張が実現される。しかしこ
の信号は、非連続的な信号である。

【００２０】ＦＩＦＯメモリ１１０、１１１、１１２か
ら読み出された出力デ−タは、上記したように非連続的
な信号であるため、これらを連続的な信号にするために
各出力デ−タは、それぞれ補間フィルタ１１６、１１７
、１１８に入力される。

【００２１】図３は補間フィルタの構成例を示している
。また図４は補間フィルタの動作を説明するために示し
たタイミングチャートである。入力端子５０１にはＦＩ
ＦＯメモリからの出力デ−タが供給され、フリップフロ
ップ回路５０２とシフトレジスタ５０３に入力される。 図４の（ａ）はクロック、（ｂ）は入力端子５０１のデ
−タ、（ｃ）はフリップフロップ回路５０２の出力であ
る。フリップフロップ回路５０２の出力は、シフトレジ
スタ５０４に入力される。シフトレジスタ５０３及び５
０４の各段の出力デ−タ（ｅ）、（ｆ）、（ｇ）、（ｈ
）、（ｉ）はそれぞれ図４の（ｅ）〜（ｉ）に示すよう
になる。この出力デ−タは、並列に重み付加算回路５１
２、５１３、５１４に入力される。重み付加算回路５１
２、５１３、５１４の各加算出力デ−タは、セレクタ５
１５において選択的に導出され出力端子５１６に導かれ
る。セレクタ５１５は、クロックを計数するカウンタ５
１７で作成された選択信号により制御されている。 選択信号は図４の（ｊ）であり、これにより出力デ−タ
は図４の（ｋ）のように連続的な信号となる。重み付加
算回路５１２、５１３、５１４は、デ−タ読出し禁止が
行われた期間のデ−タを出来るだけ正確に再現でき、続
く信号も本来のデ−タに近いように、入力デ−タへの係
数が選定されている。ＦＩＦＯメモリでは３回に１回の
読出しが禁止されるのであるから、デ−タ読出しの１回
目、２回目、３回目までを注目すればよく、このサイク
ルで各重み付加算回路５１２、５１３、５１４の出力が
選択導出される。

【００２２】上記のように補間された信号、つまり各補
間フィルタ１１６の出力である動き検出信号は、混合回
路１２２の混合比制御端子に供給される。また補間フィ
ルタ１１７の出力は、フィールド間内挿処理回路１２１
にて内挿演算を施され、混合回路１２２の第１入力端子
に供給される。さらに補間フィルタ１１８の出力は混合
回路１２２の第２入力端子に供給される。混合回路１２
２から出力された信号は、マトリックス回路１２５に入
力される。

【００２３】一方、ＦＩＦＯメモリ１１３、１１４は、
メモリコントローラ１１５により制御される。ここでは
、デ−タ書込みは３２．４ＭＨｚ　のクロックで行われ
、読出しは１１／４８倍のクロックで読み出される。Ｆ
ＩＦＯメモリ１１３、１１４の出力は、それぞれフィー
ルド間内挿回路１１９とフィールド内内挿回路１２０に
入力される。そしてフィールド間内挿された色差信号と
、フィールド内内挿された色差信号は、混合回路１２３
に入力されて、動き検出信号によりその混合比が制御さ
れ、混合回路２３で得られた出力は、ＴＣＩ（Ｔｉｍｅ
−ｃｏｍｐｒｅｓｓｅｄ　　ｉｎｔｅｇｒａｔｉｏｎ）
デコーダ１２４に入力されて時間伸張され、また（Ｒ−
Ｙ）、（Ｂ−Ｙ）の色差信号としてマトリックス回路１
２５に入力される。マトリックス回路１２５では、入力
信号を用いてＲ，Ｇ，Ｂの原色信号を復号する。各原色
信号は、それぞれＤ／Ａ変換器１２６ｒ、１２６ｇ、１
２６ｂに入力されアナログ信号に変換される。

【００２４】この発明は上記の実施例に限定されるもの
ではなく、ＦＩＦＯメモリ部分は図５に示すように構成
されてもよい。

【００２５】図５は、ＦＩＦＯメモリ部を２つのＲＡＭ
（ランダムアクセスメモリ）で構成した例である。入力
端子６００からの入力デ−タ（３２．４ＭＨｚレート）
は、ＲＡＭ６０１と６０２に供給される。各ＲＡＭ６０
１と６０２の出力は共通の出力端子６０６に導かれる。 ＲＡＭ６０１と６０２とは、交互に書込み読みだし制御
が行われる。このための切替え信号は、メモリコントロ
ーラから供給され、ＲＡＭ６０１側にはインバータ６０
３を介して供給されている。

【００２６】メモリコントローラからの書込みアドレス
と読み出しアドレスとは、セレクタ６０４と６０５によ
りＲＡＭ６０１と６０２に対して交互に供給されるもの
で、このセレクタ６０４と６０５のアドレス選択も先の
切替え信号により制御されている。同図（Ｂ）は、上記
の回路で使用されるクロックと、切替え信号及び書込み
アドレスと読み出しアドレスの関係を示している。この
実施例によると、ＦＩＦＯメモリのように３回に１回の
割合で不定は発生せず、偶数番目のデ−タが２回続いて
いる。

【００２７】以上説明した信号処理装置によれば、簡単
な回路構成により信号変換を実現することができる。従
来のＭＵＳＥデコーダでは、フレーム間或いはフィール
ド内の内挿処理を行って、信号レートを１６．２ＭＨｚ
　から３２．４ＭＨｚ　にした後、４８．６ＭＨｚ　へ
サンプリング周波数を変換し、その後にＦＩＦＯメモリ
などを用いて４４．５５ＭＨｚ　で読み出すことにより
１２／１１倍の時間伸張を行っている。このために、３
２．４ＭＨｚ　と４８．６ＭＨｚ　の最小公倍数である
９７．２ＭＨｚ　の源発振を必要とした。しかしこの実
施例によると、フレーム間或いはフィールド内の内挿処
理を行って信号レートを１６．２ＭＨｚ　から３２．４
ＭＨｚ　に変換した後にＦＩＦＯメモリに書込み、これ
を非連続的にしかも４４．５ＭＨｚで読みだし、補間フ
ィルタにより連続的なデ−タに変換するという手法を用
いているために、４８．６ＭＨｚ　のクロックをまった
く必要としない。従って、９７．２ＭＨｚ　の源発振は
不要となりデコーダ内部に高周波発振器が不要であり、
これに伴う温度管理も不要となる。また高周波信号を分
周するためのＥＣＬ　　ＩＣも利用する必要もなくなり
ＣＭＯＳやＴＴＬ　　ＩＣだけで構成可能となる。 さらにメモリを介して信号レートを変化しているために
３２．４ＭＨｚ　系の処理はメモリ書込みで終了し、読
みだし以降新たな信号レートになるために、図２のサン
プリング周波数変換のように前後の各クロックの位相を
高精度で規定する必要もない。

【００２８】

【発明の効果】以上説明したようにこの発明によれば、
内部で用いる源発振クロックを下げることができ、コス
ト、温度管理等の問題を解消することができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図。

【図２】この発明の要部の動作を説明するために示した
部分図とタイミングチャート。

【図３】補間フィルタの構成例を示す図。

【図４】補間フィルタの動作を説明するために示したタ
イミングチャート。

【図５】この発明のメモリ部の他の実施例を示すブロッ
ク図とその動作を説明するために示したタイミングチャ
ート。

【図６】従来のＭＵＳＥデコーダを示す図。

【図７】伸張回路の例を示すブロック図とその動作を説
明するために示したタイミングチャート。

【符号の説明】

１０２…Ａ／Ｄ変換器、１０４…動き検出回路、１０５
…フレーム間内挿処理回路、１０６…フィールド内内挿
処理回路、１０７…同期検出・クロック発生回路、１０
８…３２．４ＭＨｚ　発振器、１２７…４４．５５ＭＨ
ｚ　発振器、１０９、１１５…メモリコントローラ、１
１０、１１１、１１２、１１３、１１４…ＦＩＦＯメモ
リ、１１６、１１７、１１８…補間フィルタ、１１９…
フィールド間内挿処理回路、１２０…フィールド内内挿
処理回路、１２１…フィールド間内挿処理回路、１２２
、１２３…混合回路、１２４…ＴＣＩデコーダ、１２５
…マトリックス回路、１２６ｒ、１２６ｇ、１２６ｂ…
Ｄ／Ａ変換器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】高品位テレビジョン信号をフィールド間で
   第１のオフセットサブサンプリングして第１の信号を得
   、前記第１の信号のサンプリング周波数変換して第２の
   信号を得、この第２の信号をフレーム間で第２のオフセ
   ットサブサンプリングすることにより信号帯域圧縮され
   た第３の信号を、元の高品位テレビジョン信号に復号す
   る信号処理装置において、前記第３の信号を内挿処理し
   て、前記第２の信号のレートの信号を得る第１の復号手
   段と、前記第１の復号手段の出力信号を書き込み、Ｍサ
   イクルにＮサイクル（Ｎ，Ｍは互いに既約の整数かつＭ
   ＞Ｎ）の割合で読出し、出力信号として要求される信号
   レートで読み出すメモリ手段と、このメモリ手段からＭ
   サイクルにＮサイクルの割合で読み出される有効デ−タ
   の読出し信号を補間し、連続するデ−タに変換する変換
   手段とを備えたことを特徴とする高品位テレビジョン信
   号処理装置。