JPH0423977B2 - - Google Patents
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- JPH0423977B2 JPH0423977B2 JP60229818A JP22981885A JPH0423977B2 JP H0423977 B2 JPH0423977 B2 JP H0423977B2 JP 60229818 A JP60229818 A JP 60229818A JP 22981885 A JP22981885 A JP 22981885A JP H0423977 B2 JPH0423977 B2 JP H0423977B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、４相位相偏移変調−同期検波方式を
用いたデイジタル通信システムにおけるフレーム
同期方式に係り、特には、低い搬送波電力対雑音
電力比（Ｃ／Ｎ）で運用されるシステムに適用し
て有効なフレーム同期パターン検出方式に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a frame synchronization method in a digital communication system using a four-phase phase shift keying-synchronous detection method, and particularly relates to a frame synchronization method in a digital communication system using a four-phase phase shift keying-synchronous detection method. The present invention relates to a frame synchronization pattern detection method that is effective when applied to a system operated with (C/N).
（従来技術とその問題点）
デイジタル通信システムにおいては、４相位相
偏移変調−同期検波方式が変復調方式として広く
採用されてきている。このようなシステムでは、
フレーム同期パターンに対する高信頼度の検出
が、位相不確定性の除去またはフレーム同期の確
立の点から要求される。(Prior art and its problems) In digital communication systems, a four-phase phase shift keying-synchronous detection method has been widely adopted as a modulation/demodulation method. In such a system,
Reliable detection of frame synchronization patterns is required in terms of removing phase uncertainties or establishing frame synchronization.
特に、近年、高いシステム効率を得るために、
強力な誤り訂正（FEC）方式が積極的に導入さ
れる傾向にあることにより、低Ｃ／Ｎ条件下にお
けるフレーム同期パターンの安定した検出がより
重要になつてきた。 In particular, in recent years, in order to obtain high system efficiency,
With the trend toward aggressive introduction of strong error correction (FEC) schemes, stable detection of frame synchronization patterns under low C/N conditions has become more important.
従来技術によるフレーム同期パターン検出方式
では、システムが高Ｃ／Ｎ条件下で運用されてい
たため、および複数の位相の組合わせでフレーム
同期パターンが検出されることを避けるため、す
なわち、位相不確定を除去するために、フレーム
同期パターンのビツト数をｎとするときフレーム
同期パターンを検出する際に許容する誤りビツト
数εをｎ／４未満に設定していた。この様子を図
１および図２を用いて説明する。 In the conventional frame synchronization pattern detection method, the system was operated under high C/N conditions, and in order to avoid detecting a frame synchronization pattern with a combination of multiple phases, in other words, phase uncertainty was In order to eliminate this error, the number of error bits ε allowed when detecting a frame synchronization pattern is set to less than n/4, where n is the number of bits in the frame synchronization pattern. This situation will be explained using FIGS. 1 and 2.
図１は４相PSK信号のベクトル図である。こ
こで、実線で示すＰ、Ｑは伝送すべきＰチヤネル
とＱチヤネルの２位相変調された各２値データ列
の基準位相を示しており、点線で示す（Ｐ、Ｑ）、
（、Ｐ）、（、）及び（Ｑ、）は４相PSK
信号の各信号エレメントがとる４つの位相を示し
ている。 FIG. 1 is a vector diagram of a four-phase PSK signal. Here, P and Q shown by solid lines indicate the reference phase of each binary data string subjected to two-phase modulation of P channel and Q channel to be transmitted, and (P, Q) shown by dotted line,
(,P), (,) and (Q,) are 4-phase PSK
It shows the four phases that each signal element of the signal takes.
各信号エレメントがこのように４つの位相をと
る４相PSK信号波が伝送路に送出される。受信
側でこの４相PSK信号波を同期検波すると、復
調器における搬送波の引込み位相により、信号位
相（Ｐ、Ｑ）は４種類の位相状態（Ｐ、Ｑ）、
（、Ｐ）、（Ｑ、）、（、）のうちの一つを
とることになり、位相不確定となる。この位相不
確定を除去するために送信側からフレーム同期パ
ターンを含んで送出するが、このときのフレーム
同期パターンの信号エレメント“１、１”が位相
（Ｐ、Ｑ）になるようにする。従つて、４相PSK
信号を復調手段により、Ｐチヤネル信号とＱチヤ
ネル信号とに復調すれば、フレーム同期パターン
がｎビツトであるとき、Ｐチヤネルにｎ／２ビツ
ト、Ｑチヤネルにｎ／２ビツト出力されることに
なる。 A four-phase PSK signal wave in which each signal element has four phases in this way is sent to the transmission path. When this 4-phase PSK signal wave is synchronously detected on the receiving side, the signal phase (P, Q) is divided into four types of phase states (P, Q),
One of (,P), (Q,), and (,) will be taken, and the phase will be uncertain. In order to remove this phase uncertainty, a frame synchronization pattern is sent from the transmitting side, and the signal element "1, 1" of the frame synchronization pattern at this time is set to have a phase (P, Q). Therefore, 4-phase PSK
If the signal is demodulated into a P channel signal and a Q channel signal by a demodulating means, when the frame synchronization pattern is n bits, n/2 bits will be output to the P channel and n/2 bits to the Q channel. .
ここで、図の位相（Ｐ、Ｑ）を“１、１”とす
るフレーム同期パターン検出特性について考え
る。送信側から位相（Ｐ、Ｑ）を“１、１”とし
てフレーム同期パターンが送信されたとき、伝送
路上でＱチヤネルのｎ／２ビツト全てが誤つたと
すれば、位相（Ｐ、Ｑ）を“１、１”として送信
されたにもかかわらず図１で90゜シフトして位相
（、Ｐ）を“１、１”として送信されたものと
誤検出されることになる。また、Ｐチヤネルの
ｎ／２ビツト全てが誤れば位相（Ｑ、）を
“１、１”として誤検出され、Ｐ、Ｑチヤネルと
も全てのビツトが誤れば図１で180゜シフトして位
相（、）を“１、１”として誤検出されるこ
とになる。このような特性を定性的に表したのが
図２である。図２において、横軸はＰチヤネルの
誤りビツト数、縦軸はＱチヤネルの誤りビツト数
である。従つて、点（Ｐ、Ｑ）と点（Ｑ、）と
の距離および点（Ｐ、Ｑ）と（、Ｐ）との距離
は、ともにｎ／２ビツトである。 Here, consider frame synchronization pattern detection characteristics where the phases (P, Q) in the figure are "1, 1". When a frame synchronization pattern is transmitted from the transmitting side with the phase (P, Q) set to "1, 1", if all n/2 bits of the Q channel are erroneous on the transmission path, then the phase (P, Q) is Although it was transmitted as "1, 1", it is erroneously detected as having been shifted by 90 degrees in FIG. 1 and transmitted with the phase (,P) as "1, 1". Furthermore, if all n/2 bits of the P channel are incorrect, the phase (Q,) will be erroneously detected as "1, 1", and if all the bits of the P and Q channels are incorrect, the phase (Q,) will be shifted by 180° in Fig. 1 and the phase (Q,) will be incorrectly detected as "1, 1". , ) will be erroneously detected as "1, 1". FIG. 2 qualitatively represents such characteristics. In FIG. 2, the horizontal axis represents the number of error bits in the P channel, and the vertical axis represents the number of error bits in the Q channel. Therefore, the distance between the points (P, Q) and (Q, ) and the distance between the points (P, Q) and (,P) are both n/2 bits.
図２ａは、従来技術による位相（Ｐ、Ｑ）を
“１、１”とするフレーム同期パターン検出特性
を示したものであり、Ｑチヤネルの誤りビツト数
とＰチヤネルの誤りビツト数との総和、すなわ
ち、フレーム同期パターンｎビツトに許容される
誤りビツト数εをｎ／４未満としたものであつ
て、図中に斜線ハツチングの領域は検出領域、点
点ハツチング領域は誤検出領域、白領域は不検出
領域である。ここで、従来技術がεをｎ／４未満
に設定していた理由は以下のように説明される。
いま、許容される誤りビツト数εをｎ／４以上と
すれば（Ｐ、Ｑ）の検出領域と（Ｑ、）として
誤検出する領域、および（Ｐ、Ｑ）の検出領域と
（、Ｐ）として誤検出する領域がそれぞれオー
バラツプし、位相（Ｐ、Ｑ）を“１、１”として
送信されたのか位相（Ｑ、）もしくは位相
（、Ｐ）を“１、１”として送信されたのかが
判別できなくなるからである。また、高Ｃ／Ｎ条
件下で運用される従来の通信システムでは、εを
ｎ／４未満としても十分なフレーム同期パターン
の検出特性が得られていたからである。 FIG. 2a shows the frame synchronization pattern detection characteristics when the phase (P, Q) is "1, 1" according to the prior art, and the sum of the number of error bits in the Q channel and the number of error bits in the P channel, In other words, the number of error bits ε allowed for n bits of the frame synchronization pattern is set to less than n/4, and the hatched area in the figure is the detection area, the dotted hatched area is the erroneous detection area, and the white area is the error detection area. This is the detection area. Here, the reason why the prior art sets ε to less than n/4 is explained as follows.
Now, if the allowable number of error bits ε is greater than or equal to n/4, there will be a detection area of (P, Q), an area that is erroneously detected as (Q,), and a detection area of (P, Q) and (, P). The areas that are incorrectly detected overlap each other, and it is difficult to determine whether the phase (P, Q) was transmitted as "1, 1" or the phase (Q, ) or the phase (,P) was "1, 1". This is because it becomes impossible to distinguish. Further, in conventional communication systems operated under high C/N conditions, sufficient frame synchronization pattern detection characteristics were obtained even when ε was less than n/4.
このように、許容誤りビツト数εをｎ／４未満
に設定した従来例は、伝送路上のビツト誤り率が
良好な条件下で運用される通信システムでは、フ
レーム同期パターンの不検出確率を十分低くする
ことができ、さらに位相の確定を誤る「位相誤検
出」確率は無視できる程小さい。一方、伝送路上
のビツト誤り率が悪い条件下では、許容誤りビツ
ト数εをｎ／４未満に設定したのではフレーム同
期パターンの不検出確率が高くなる。これを防ぐ
一手段として、フレーム同期パターン長を長く
し、同時に許容誤りビツト数εを増やすことが考
えられる。しかしこの方法は厳しいジツタ規格を
復調器に課すことになり、また、デイジタルバー
スト伝送システムの場合には、キヤリアおよびク
ロツク再生用ビツトを含むプリアンブル長の増大
につながるので伝送効率が低下する。 In this way, the conventional example in which the allowable number of error bits ε is set to less than n/4 has a sufficiently low probability of not detecting a frame synchronization pattern in a communication system operated under conditions where the bit error rate on the transmission path is favorable. Furthermore, the probability of "phase error detection" in which the phase is incorrectly determined is negligibly small. On the other hand, under conditions where the bit error rate on the transmission path is poor, if the allowable number of error bits ε is set to less than n/4, the probability of non-detection of the frame synchronization pattern increases. One possible way to prevent this is to lengthen the frame synchronization pattern length and simultaneously increase the number of allowable error bits ε. However, this method imposes strict jitter specifications on the demodulator and, in the case of digital burst transmission systems, increases the length of the preamble, including carrier and clock recovery bits, reducing transmission efficiency.
（発明の目的）
本発明の目的は、上記の欠点を除去し、フレー
ム同期パターン長を増大させずにフレーム同期パ
ターンの不検出確率を下げ、また不検出確率と誤
検出確率をシステムに応じたレベルにほぼ任意に
設定することを可能とするフレーム同期パターン
検出方式を提供することである。(Objective of the Invention) The object of the present invention is to eliminate the above-mentioned drawbacks, reduce the probability of frame synchronization pattern non-detection without increasing the frame synchronization pattern length, and reduce the non-detection probability and false detection probability according to the system. It is an object of the present invention to provide a frame synchronization pattern detection method that allows the level to be set almost arbitrarily.
（発明の構成と作用）
上記の目的を達成するためには、本発明は、複
数ｎビツト構成のフレーム同期パターンを検出す
ることによりフレーム同期を確立し、同時に位相
不確定の除去を行うフレーム同期方式において、
複数ｎビツト構成のフレーム同期パターンを検出
する手段と受信信号の位相の確定の際に、複数の
位相の組合わせ検出器でフレーム同期パターン検
出とみなした場合には、フレーム同期パターンと
受信信号系列の相関値が最も高い位相の組合わせ
を選択する位相判別器とを用いてｎビツトのフレ
ーム同期パターン検出時の許容誤りビツト数εを
ｎ／４以上にも設定が可能とするように構成され
ている。これにより、フレーム同期パターン長を
増大させることなく不検出確率を下げ、また、シ
ステムの要求に応じたフレーム同期パターンの不
検出確率および誤検出確率をほぼ任意に設定する
ことができる。(Structure and operation of the invention) In order to achieve the above object, the present invention establishes frame synchronization by detecting a frame synchronization pattern having a plurality of n bits, and at the same time removes phase uncertainty. In the method,
When determining the frame synchronization pattern consisting of a plurality of n bits and the phase of the received signal, if the frame synchronization pattern is detected by a combination detector of multiple phases, the frame synchronization pattern and the received signal sequence are determined. and a phase discriminator that selects the combination of phases with the highest correlation value. ing. Thereby, the non-detection probability can be lowered without increasing the frame synchronization pattern length, and the non-detection probability and false detection probability of the frame synchronization pattern can be set almost arbitrarily in accordance with system requirements.
本発明によるフレーム同期パターン検出特性の
例を示せば、図２ｂのごとくなる。これについて
は後に詳細する。 An example of frame synchronization pattern detection characteristics according to the present invention is shown in FIG. 2b. More on this later.
（実施例）
本発明の一実施例を図３に示す。図において、
Ｐチヤネルの受信系列をP′、Ｑチヤネルの受信系
列をQ′で示す。但し、ここではＰチヤネルとＱ
チヤネルとが同一のビツトパターンを有するよう
に同期パターンが設定されて伝送されている場合
である。これらの受信系列は、入力端子１，２を
介してシフトレジスタ４，７に逐次蓄えられる。
Ｐ相関器３は、フレーム同期パターンが正しく受
信された場合にＰチヤネルに出力されるフレーム
同期パターン（以下便宜的に「Ｐチヤネルパター
ン」という）を保持し、このパターンとシフトレ
ジスタ４の内容との相関を求めるものである。
相関器５はＰチヤネルパターンの反転パターンを
保持し、シフトレジスタ４の内容との相関を求め
るものである。同様に、Ｑ相関器６はＱチヤネル
に該当するフレーム同期パターン（以下「Ｑチヤ
ネルパターン」という）を保持し、シフトレジス
タ７の内容との相関を求めるものであり、相関
器８はＱチヤネルパターンの反転パターンを保持
し、シフトレジスタ７の内容との相関を求めるも
のである。これら４つの相関器３，５，６，８の
出力としては、保持するパターンとシフトレジス
タ４，７の内容とを照合して、一致したビツトの
数を相関の度合として出力することとする。これ
らの出力は、加算器９１，９２，９３，９４で処
理され、位相（Ｐ、Ｑ）、（、）、（Ｑ、）お
よび（、Ｐ）を基準とした場合の相関値に変換
される。例えば、Ｐ相関器３の出力は、Ｑ相関器
６の出力と加算器９１で加算され、位相（Ｐ、
Ｑ）の相関値となり、フレーム同期パターンが位
相（Ｐ、Ｑ）で送られたとする確かさの度合を示
すことになる。判定器１０は位相（Ｐ、Ｑ）、
（、）、（Ｑ、）および（、Ｐ）を基準と
した場合の相関値のうちのいずれかが予め定める
値（閾値）以上であれば出力端子１２へ“１”を
出力し位相判別器１１の出力送出タイミングを与
える。この場合の閾値は、ｎ−εである。(Example) An example of the present invention is shown in FIG. In the figure,
The P channel reception sequence is denoted by P', and the Q channel reception sequence is denoted by Q'. However, here, P channel and Q
This is a case where the synchronization pattern is set and transmitted so that the channel has the same bit pattern. These received sequences are sequentially stored in shift registers 4 and 7 via input terminals 1 and 2.
The P correlator 3 holds a frame synchronization pattern (hereinafter referred to as "P channel pattern" for convenience) that is output to the P channel when the frame synchronization pattern is correctly received, and combines this pattern with the contents of the shift register 4. The purpose is to find the correlation between
The correlator 5 holds an inverted pattern of the P channel pattern and determines the correlation with the contents of the shift register 4. Similarly, the Q correlator 6 holds a frame synchronization pattern (hereinafter referred to as "Q channel pattern") corresponding to the Q channel, and determines the correlation with the contents of the shift register 7. This is to hold the inverted pattern of , and find the correlation with the contents of the shift register 7. As the outputs of these four correlators 3, 5, 6, and 8, the held patterns are compared with the contents of the shift registers 4 and 7, and the number of matching bits is outputted as the degree of correlation. These outputs are processed by adders 91, 92, 93, and 94 and converted into correlation values based on the phases (P, Q), (, ), (Q,), and (, P). . For example, the output of the P correlator 3 is added to the output of the Q correlator 6 by an adder 91, and the phase (P,
Q), and indicates the degree of certainty that the frame synchronization pattern is sent in phase (P, Q). The determiner 10 determines the phase (P, Q),
If any of the correlation values based on (, ), (Q,) and (,P) is greater than or equal to a predetermined value (threshold), "1" is output to the output terminal 12 and the phase discriminator 11 output sending timings are given. The threshold value in this case is n-ε.
ここで図２ｂを参照して本発明の動作を詳細に
説明する。一例として、εを（3n／８）ビツト
として、フレーム同期パターンが位相（Ｐ、Ｑ）
を“１、１”として送信され伝送路上でＰチヤネ
ルに（3n／16）ビツトの誤りが発生し、受信側
では位相（Ｐ、Ｑ）に再生搬送波の位相が引込ま
れたとする。この場合、位相（Ｐ、Ｑ）を基準と
した場合の相関値は（13n／16）を示し、位相
（Ｑ、）を基準とした場合のフレーム同期パタ
ーンとの相関値は（11n／16）を示すことにな
る。これらの値はともに閾値ｎ−ε＝（5n／８）
＝（10n／16）より大きい。このことは、図２ｂ
の斜線ハツチングした位相（Ｐ、Ｑ）として判定
されるべき領域であつても、同時に位相（Ｑ、
Ｐ）を基準とした場合のフレーム同期パターンと
の相関値が閾値を超えているため、位相（Ｐ、
Ｑ）と確定することはできない。いわゆる位相不
確定性が残つてしまうことを示している。この位
相不確定性を取り除くのが、図３における位相判
別器１１である。上述のように２つの相の相関値
が閾値を超えた場合であつても、最大値を取るの
は１つだけである。それ故、最大値を与える相を
判別しこの判別された相に位相を確定するのが位
相判別器１１の機能である。 The operation of the invention will now be described in detail with reference to FIG. 2b. As an example, if ε is (3n/8) bits, the frame synchronization pattern is in phase (P, Q).
Suppose that the signal is transmitted as "1, 1" and a (3n/16) bit error occurs in the P channel on the transmission path, and the phase of the recovered carrier wave is pulled into the phase (P, Q) on the receiving side. In this case, the correlation value when the phase (P, Q) is used as the reference is (13n/16), and the correlation value with the frame synchronization pattern when the phase (Q, ) is used as the reference is (11n/16). will be shown. Both of these values are threshold n-ε=(5n/8)
= greater than (10n/16). This is shown in Figure 2b
Even if it is a region that should be determined as a phase (P, Q) with diagonal hatching, the phase (Q,
Since the correlation value with the frame synchronization pattern using P) as a reference exceeds the threshold, the phase (P,
Q) cannot be determined. This shows that so-called phase uncertainty remains. The phase discriminator 11 in FIG. 3 removes this phase uncertainty. As described above, even if the correlation values of two phases exceed the threshold, only one has the maximum value. Therefore, the function of the phase discriminator 11 is to discriminate the phase that gives the maximum value and to determine the phase to this discriminated phase.
但し、図２ｂに示した如く、Ｐ、Ｑいずれかの
チヤネルの誤りビツト数がｎ／４ビツトである場
合には、等しい相関値を与える相が２つ〔（Ｐ、
Ｑ）と（Ｑ、）又は（Ｐ、Ｑ）と（、Ｐ）又
は（、Ｐ）と（、）又は（、）と
（Ｑ、）〕発生する。この場合には、前述のよう
に不検出とするか、いずれかの相に任意に確定す
ることも考えられるが、フレーム同期パターンの
ビツト長ｎを４×ｍ＋２（ｍは自然数）とするこ
とにより、ＰチヤネルまたはＱチヤネルの誤りビ
ツト数がｎ／４を取り得ないようにすることがで
きる。 However, as shown in FIG. 2b, if the number of error bits in either channel P or Q is n/4 bits, there are two phases [(P,
Q) and (Q,) or (P, Q) and (, P) or (, P) and (,) or (,) and (Q,)] occur. In this case, it is conceivable to make it undetected as described above, or to arbitrarily determine it as one of the phases, but by setting the bit length n of the frame synchronization pattern to 4 x m + 2 (m is a natural number), , P channel or Q channel can be made so that the number of error bits cannot be n/4.
次に位相判別器１１の一実施例を図４に示し説
明する。図において、１４１，１４２，１４３，
１４４，１４５，１４６は比較器、１５１，１５
２，１５３，１５４はAND回路である。各比較
器１４１〜１４６は、図の上側の第１入力が図の
下側の第２入力より大きい場合に“１”を出力す
る。また、AND回路１５２〜１５４の入力側に
付した白丸印はインパータを意味する。本回路へ
の入力は４つの相関値である。従つて、６つの比
較器１４１〜１４６を用いて相互に比較し、その
結果をAND回路１５１〜１５４により処理し、
最大値を与える位相に対応する出力端子１３，１
４，１５，１６へ“１”を出力する。 Next, an embodiment of the phase discriminator 11 is shown in FIG. 4 and will be described. In the figure, 141, 142, 143,
144, 145, 146 are comparators, 151, 15
2, 153, 154 are AND circuits. Each of the comparators 141 to 146 outputs "1" when the first input on the upper side of the figure is larger than the second input on the lower side of the figure. Moreover, the white circles attached to the input sides of the AND circuits 152 to 154 indicate inverters. The inputs to this circuit are four correlation values. Therefore, six comparators 141 to 146 are used to compare each other, and the results are processed by AND circuits 151 to 154.
Output terminal 13,1 corresponding to the phase giving the maximum value
Output “1” to 4, 15, and 16.
（発明の効果）
以上詳細に説明したように、本発明によれば低
Ｃ／Ｎ条件下においても、フレーム同期パターン
を安定して検出することのできるフレーム同期パ
ターン検出器を提供することができる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to provide a frame synchronization pattern detector that can stably detect frame synchronization patterns even under low C/N conditions. .
図１は４相位相偏移変調（４相PSK）のベク
トル図、図２は従来方式および本発明におけるフ
レーム同期パターンの検出特性を説明するための
図、図３は本発明方式におけるフレーム同期パタ
ーン検出回路の構成例を示すブロツク図、図４は
図３に示す位相判別器の１例を示すブロツク図で
ある。
１……受信系列P′の入力端子、２……受信系列
Q′の入力端子、３……Ｐ相関器、４，７……シ
フトレジスタ、５……相関器、６……Ｑ相関
器、８……相関器、９１，９２，９３，９４…
…加算器、１０……判定器、１１……位相判別
器、１２，１３，１４，１５，１６……出力端
子、１４１，１４２，１４３，１４４，１４５，
１４６……比較器、１５１，１５２，１５３，１
５４……AND回路。
Figure 1 is a vector diagram of 4-phase phase shift keying (4-phase PSK), Figure 2 is a diagram for explaining the detection characteristics of frame synchronization patterns in the conventional method and the present invention, and Figure 3 is the frame synchronization pattern in the present invention method. FIG. 4 is a block diagram showing an example of the configuration of a detection circuit. FIG. 4 is a block diagram showing an example of the phase discriminator shown in FIG. 3. 1... Input terminal of receiving series P', 2... Receiving series
Input terminal of Q', 3...P correlator, 4, 7...shift register, 5...correlator, 6...Q correlator, 8...correlator, 91, 92, 93, 94...
... Adder, 10 ... Determiner, 11 ... Phase discriminator, 12, 13, 14, 15, 16 ... Output terminal, 141, 142, 143, 144, 145,
146... Comparator, 151, 152, 153, 1
54...AND circuit.
Claims (1)
イジタル通信で、２列の受信信号系列中に挿入さ
れたｎビツトのフレーム同期パターンを検出する
ことにより受信信号系列の位相の確定、ならびに
フレーム同期を確立するフレーム同期方式におい
て、受信信号の位相不確定除去のために用意され
た４種類の位相の組合わせのフレーム同期パター
ン検出器のうち、複数のフレーム同期パターン検
出器でフレーム同期パターンを検出したとみなし
た時には、フレーム同期パターンと受信信号系列
との相関値が最も高い位相の組合わせの検出器を
選択することにより位相不確定を除去する機能を
用いることにより、フレーム同期パターン長ｎビ
ツト中の許容誤りビツト数をｎ／４ビツト以上に
も設定でき、フレーム同期パターン長の増大なし
にフレーム同期パターンの不検出確率を抑えるよ
うに構成されたことを特徴とするフレーム同期パ
ターン検出方式。1 Digital communication using a four-phase phase shift keying-synchronous detection method, which determines the phase of the received signal sequence and detects the frame by detecting the n-bit frame synchronization pattern inserted into the two-column received signal sequence. In the frame synchronization method that establishes synchronization, frame synchronization patterns are detected using multiple frame synchronization pattern detectors among four types of frame synchronization pattern detectors for phase combinations prepared to remove phase uncertainty of received signals. When it is determined that the frame synchronization pattern has been detected, the length n of the frame synchronization pattern is determined by using a function that removes phase uncertainty by selecting the detector with the phase combination with the highest correlation value between the frame synchronization pattern and the received signal sequence. A frame synchronization pattern detection method characterized in that the number of allowable error bits in a bit can be set to n/4 bits or more, and the frame synchronization pattern detection probability is suppressed without increasing the frame synchronization pattern length. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229818A JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229818A JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6291044A JPS6291044A (en) | 1987-04-25 |
| JPH0423977B2 true JPH0423977B2 (en) | 1992-04-23 |
Family
ID=16898147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229818A Granted JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6291044A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828704B2 (en) * | 1988-09-07 | 1996-03-21 | 国際電信電話株式会社 | Unique word detection method |
| JPH02145982A (en) * | 1988-11-28 | 1990-06-05 | Anritsu Corp | Regenerating apparatus of phase-modulation carrier wave |
| KR100396286B1 (en) * | 1999-05-29 | 2003-09-02 | 삼성전자주식회사 | Apparatus and method for generating sync word pattern and transmitting and receiving said sync word in w-cdma communication system |
-
1985
- 1985-10-17 JP JP60229818A patent/JPS6291044A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6291044A (en) | 1987-04-25 |
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