JPH04238198A - Shift register - Google Patents
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- JPH04238198A JPH04238198A JP3019567A JP1956791A JPH04238198A JP H04238198 A JPH04238198 A JP H04238198A JP 3019567 A JP3019567 A JP 3019567A JP 1956791 A JP1956791 A JP 1956791A JP H04238198 A JPH04238198 A JP H04238198A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明はシフトレジスタに係わり
、特に、TFTにより構成されるシフトレジスタの耐圧
を向上させるものに用いて好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to shift registers, and is particularly suitable for use in improving the withstand voltage of shift registers composed of TFTs.
【0002】0002
【従来の技術】例えば、或る回路で生成された信号を所
定の期間だけ保持したり、あるいは所定の期間だけ遅延
させて次段の回路に出力するための回路として、シフト
レジスタが用いられている。図3は、従来のシフトレジ
スタの一例を示す回路構成図である。この回路は、PM
OSトランジスタmp1とNMOSトランジスタmn1
とからなる第1のCMOSトランジスタと、PMOSト
ランジスタmp3とNMOSトランジスタmn3とから
なる第2のCMOSトランジスタと、PMOSトランジ
スタmp5とNMOSトランジスタmn5とからなる第
3のCMOSトランジスタを有している。BACKGROUND OF THE INVENTION For example, a shift register is used as a circuit to hold a signal generated in a certain circuit for a predetermined period of time, or to delay it by a predetermined period and output it to the next stage circuit. There is. FIG. 3 is a circuit configuration diagram showing an example of a conventional shift register. This circuit is PM
OS transistor mp1 and NMOS transistor mn1
A second CMOS transistor includes a PMOS transistor mp3 and an NMOS transistor mn3, and a third CMOS transistor includes a PMOS transistor mp5 and an NMOS transistor mn5.
【0003】各CMOSトランジスタの内、第3のCM
OSトランジスタはPMOSトランジスタmp5のソー
スおよびNMOSトランジスタmn5のソースが、電源
VDDおよびグランドGNDにそれぞれ直接接続されて
いる。一方、第1および第2のCMOSトランジスタは
、電源側にPMOSトランジスタmp2,mp4が介設
されているとともに、グランド側にNMOSトランジス
タmn2,mn4が介設されている。そして、上記MO
Sトランジスタmp4,mn2にクロック信号VCKが
それぞれ与えられるとともに、上記MOSトランジスタ
mp2,mn4に上記クロック信号VCKの反転クロッ
ク信号VCKXがそれぞれ与えられる。[0003] The third CM of each CMOS transistor
The source of the OS transistor PMOS transistor mp5 and the source of the NMOS transistor mn5 are directly connected to the power supply VDD and the ground GND, respectively. On the other hand, the first and second CMOS transistors include PMOS transistors mp2 and mp4 on the power supply side, and NMOS transistors mn2 and mn4 on the ground side. And the above MO
A clock signal VCK is applied to the S transistors mp4 and mn2, and an inverted clock signal VCKX of the clock signal VCK is applied to the MOS transistors mp2 and mn4.
【0004】シフトレジスタは、このような構成を一単
位とする転送回路を直列に複数個配設して構成されてい
る。そして、図4のタイミングチャートに示すように、
入力信号VINをクロック信号VCK,VCKXに同期
させた信号(A)が第3のCMOSトランジスタの入力
側に生成される。更に、上記信号(A)の位相を反転さ
せて入力信号VINと同相にした信号(B)が第3のC
MOSトランジスタの出力側に生成される。また、上記
信号(A),(B)を1クロック分だけ遅延させた信号
(C),(D)が次段の転送回路により生成される。[0004] A shift register is constructed by arranging a plurality of transfer circuits in series each having such a configuration as one unit. Then, as shown in the timing chart of FIG.
A signal (A) in which the input signal VIN is synchronized with the clock signals VCK and VCKX is generated on the input side of the third CMOS transistor. Furthermore, the signal (B) obtained by inverting the phase of the above signal (A) to be in phase with the input signal VIN is transmitted to the third C.
Generated on the output side of the MOS transistor. Further, signals (C) and (D), which are obtained by delaying the above-mentioned signals (A) and (B) by one clock, are generated by the next-stage transfer circuit.
【0005】[0005]
【発明が解決しようとする課題】上記電源電圧VDDは
、通常は例えば14〜18V程度の高い電圧が用いられ
るが、このような高電圧をTFTの各ノード間に加える
とデバイスの信頼性が低下してしまう問題があった。
この問題を解決するために、例えばMOSトランジスタ
のゲート酸化膜の厚さを厚くすることが考えられる。し
かし、ゲート酸化膜を厚くすると、しきい値電圧Vth
が増加したり、或いは動作速度が低下(gmの低下)し
たりする等の不都合が発生する上に、プロセス全体を変
更しなければならない恐れもあった。本発明は上述の問
題点に鑑み、プロセスを変更したりトランジスタの動作
特性を犠牲にしたりすることなく高耐圧化をはかり、シ
フトレジスタの信頼性を向上させることを目的とする。[Problems to be Solved by the Invention] As the power supply voltage VDD, a high voltage of, for example, 14 to 18 V is normally used, but if such a high voltage is applied between each node of the TFT, the reliability of the device decreases. There was a problem. In order to solve this problem, it is conceivable to increase the thickness of the gate oxide film of the MOS transistor, for example. However, if the gate oxide film is thickened, the threshold voltage Vth
In addition to causing inconveniences such as an increase in gm or a decrease in operating speed (decreased gm), there was also the possibility that the entire process would have to be changed. In view of the above-mentioned problems, it is an object of the present invention to increase the withstand voltage without changing the process or sacrificing the operating characteristics of the transistor, and to improve the reliability of the shift register.
【0006】[0006]
【課題を解決するための手段】本発明のシフトレジスタ
は、前段から供給される入力信号が与えられるCMOS
トランジスタが設けられ、その電源側およびグランド側
にクロック信号入力用のMOSトランジスタがそれぞれ
接続されている第1の回路ブロックと、上記第1の回路
ブロックの出力端子にその入力端子が接続されているC
MOSトランジスタを有し、その電源側およびグランド
側にクロック信号入力用のMOSトランジスタがそれぞ
れ接続されている第2の回路ブロックと、上記第1およ
び第2の回路ブロックの各出力端子にその入力端子が接
続されているとともに、その出力端子が上記第2の回路
ブロックとの入力端子に接続されているCMOSトラン
ジスタよりなる第3の回路ブロックとを具備し、上記第
1〜第3の各回路ブロックの電源側およびグランド側に
、ダイオード接続したMOSトランジスタがそれぞれ介
設されている。[Means for Solving the Problems] The shift register of the present invention is a CMOS to which an input signal supplied from a previous stage is applied.
A first circuit block provided with a transistor and having MOS transistors for inputting a clock signal connected to its power supply side and ground side, respectively, and whose input terminal is connected to an output terminal of the first circuit block. C
a second circuit block having a MOS transistor, to which a MOS transistor for inputting a clock signal is connected to the power supply side and the ground side; and an input terminal thereof to each output terminal of the first and second circuit blocks. and a third circuit block consisting of a CMOS transistor, the output terminal of which is connected to the input terminal of the second circuit block, and each of the first to third circuit blocks. Diode-connected MOS transistors are provided on the power supply side and the ground side, respectively.
【0007】[0007]
【作用】シフトレジスタを構成する第1〜第3の回路ブ
ロックにおける電源VDD側およびグランドGND側の
全てのノードに、ダイオード接続したMOSトランジス
タを接続することにより、内部転送の信号レベルがハイ
レベル側において上記ダイオード接続トランジスタのし
きい値電圧分だけ低下するとともに、ローレベル側にお
いては上記しきい値電圧分だけ上昇する。これにより、
シフトレジスタを構成する各MOSトランジスタのゲー
トとドレインとの間、ゲートとソースとの間、およびド
レインとソースとの間に印加される電圧の大きさが外部
から与えられる電圧の大きさよりも上記しきい値電圧分
だけ低下し、結果としてシフトレジスタの耐圧が向上す
る。[Operation] By connecting diode-connected MOS transistors to all nodes on the power supply VDD side and the ground GND side in the first to third circuit blocks constituting the shift register, the internal transfer signal level is set to the high level side. On the low level side, the voltage decreases by the threshold voltage of the diode-connected transistor, and increases by the threshold voltage on the low level side. This results in
The magnitude of the voltage applied between the gate and drain, between the gate and source, and between the drain and source of each MOS transistor constituting the shift register is greater than or equal to the magnitude of the externally applied voltage. The voltage decreases by the threshold voltage, and as a result, the withstand voltage of the shift register improves.
【0008】[0008]
【実施例】図1は、本発明の一実施例を示すシフトレジ
スタの要部回路図である。図1から明らかなように、こ
のシフトレジスタは、第1の回路ブロック1、第2の回
路ブロック2、第3の回路ブロック3により一つの単位
転送回路が構成されている。第1の回路ブロック1は、
PMOSトランジスタmp1とNMOSトランジスタm
n1とからなる第1のCMOSトランジスタ1aを有し
、この第1のCMOSトランジスタ1aの電源側にPM
OSトランジスタmp2が介設されるとともに、グラン
ド側にNMOSトランジスタmn2が介設される。また
、上記PMOSトランジスタmp2と電源VDDとの間
に、ダイオード接続したPMOSトランジスタmp6が
介設されているとともに、上記NMOSトランジスタm
n2とグランドGNDとの間に、同じくダイオード接続
したNMOSトランジスタmn6が介設されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram of a main part of a shift register showing an embodiment of the present invention. As is clear from FIG. 1, in this shift register, a first circuit block 1, a second circuit block 2, and a third circuit block 3 constitute one unit transfer circuit. The first circuit block 1 is
PMOS transistor mp1 and NMOS transistor m
The first CMOS transistor 1a has a PM transistor on the power supply side of the first CMOS transistor 1a.
An OS transistor mp2 is provided, and an NMOS transistor mn2 is provided on the ground side. Further, a diode-connected PMOS transistor mp6 is interposed between the PMOS transistor mp2 and the power supply VDD, and the NMOS transistor m
A similarly diode-connected NMOS transistor mn6 is interposed between n2 and the ground GND.
【0009】また、第2の回路ブロック2は、PMOS
トランジスタmp3とNMOSトランジスタmn3とか
らなる第2のCMOSトランジスタ2aを有し、この第
2のCMOSトランジスタ2aの電源側にPMOSトラ
ンジスタmp4が介設されるとともに、グランド側にN
MOSトランジスタmn4が介設される。そして、上記
PMOSトランジスタmp4と電源VDDとの間に、ダ
イオード接続したPMOSトランジスタmp7が介設さ
れているとともに、上記NMOSトランジスタmn4と
グランドGNDとの間に、同じくダイオード接続したN
MOSトランジスタmn7が介設されている。Further, the second circuit block 2 is a PMOS
It has a second CMOS transistor 2a consisting of a transistor mp3 and an NMOS transistor mn3, and a PMOS transistor mp4 is interposed on the power supply side of the second CMOS transistor 2a, and an NMOS transistor mp4 is provided on the ground side.
A MOS transistor mn4 is interposed. A diode-connected PMOS transistor mp7 is interposed between the PMOS transistor mp4 and the power supply VDD, and a diode-connected NMOS transistor mp7 is also provided between the NMOS transistor mn4 and the ground GND.
A MOS transistor mn7 is provided.
【0010】一方、第3の回路ブロック3は、PMOS
トランジスタmp5のソースおよびNMOSトランジス
タmn5よりなる第3のCMOSトランジスタ3aを有
し、この第3のCMOSトランジスタ3aの電源側にP
MOSトランジスタmp8が接続されている。また、そ
のグランド側にNMOSトランジスタmn8が接続され
ている。On the other hand, the third circuit block 3 is a PMOS
It has a third CMOS transistor 3a consisting of the source of the transistor mp5 and an NMOS transistor mn5, and a P is connected to the power supply side of the third CMOS transistor 3a.
A MOS transistor mp8 is connected. Further, an NMOS transistor mn8 is connected to the ground side.
【0011】入力信号VINは、第1の回路ブロック1
を構成するCMOSトランジスタ1aの入力端子に与え
られる。また、上記第1の回路ブロック1のNMOSト
ランジスタmn2、および第2の回路ブロック2のPM
OSトランジスタmp4の各ゲートにクロック信号VC
Kが与えられるとともに、第1の回路ブロック1のPM
OSトランジスタmp2および第2の回路ブロック2の
NMOSトランジスタmn4の各ゲートに、上記クロッ
ク信号VCKの反転クロック信号VCKXが与えられる
。The input signal VIN is input to the first circuit block 1.
It is applied to the input terminal of the CMOS transistor 1a that constitutes the circuit. Furthermore, the NMOS transistor mn2 of the first circuit block 1 and the PM of the second circuit block 2 are
A clock signal VC is applied to each gate of the OS transistor mp4.
K is given, and the PM of the first circuit block 1 is
An inverted clock signal VCKX of the clock signal VCK is applied to each gate of the OS transistor mp2 and the NMOS transistor mn4 of the second circuit block 2.
【0012】また、第1のCMOSトランジスタ1aの
出力端子が、第2のCMOSトランジスタ2aの出力端
子および第3のCMOSトランジスタ3aの入力端子に
それぞれ接続されている。一方、第3のCMOSトラン
ジスタ3aの出力端子と第2のCMOSトランジスタ2
aの入力端子とが接続されていて、第3のCMOSトラ
ンジスタ3aの出力端子から第1の出力端子OUT1に
、初段回路の出力信号(B)が導出される。Furthermore, the output terminal of the first CMOS transistor 1a is connected to the output terminal of the second CMOS transistor 2a and the input terminal of the third CMOS transistor 3a, respectively. On the other hand, the output terminal of the third CMOS transistor 3a and the second CMOS transistor 2
The output signal (B) of the first stage circuit is output from the output terminal of the third CMOS transistor 3a to the first output terminal OUT1.
【0013】本実施例のシフトレジスタは、このような
回路構成を一単位の転送回路とし、これを複数個直列に
配設して構成したものである。したがって、図2のタイ
ミングチャートに示すように、入力信号VINをクロッ
ク信号VCK,VCKXに同期させた信号(A)が第3
のCMOSトランジスタ3aの入力側に生成される。更
に、上記信号(A)の位相を反転させて入力信号VIN
と同相にした信号(B)が第3のCMOSトランジスタ
3aの出力側に生成される。また、上記信号(A),(
B)を1クロック分だけ遅延させた信号(C),(D)
が次段に接続された転送回路で生成され、上記信号(D
)が第2の出力端子OUT2に導出される。The shift register of this embodiment has such a circuit configuration as one unit of transfer circuit, and is constructed by arranging a plurality of such circuits in series. Therefore, as shown in the timing chart of FIG. 2, the signal (A) obtained by synchronizing the input signal VIN with the clock signals VCK and VCKX is
is generated on the input side of the CMOS transistor 3a. Furthermore, the input signal VIN is obtained by inverting the phase of the above signal (A).
A signal (B) which is in phase with , is generated on the output side of the third CMOS transistor 3a. In addition, the above signal (A), (
Signals (C) and (D) that are obtained by delaying B) by one clock
is generated by the transfer circuit connected to the next stage, and the above signal (D
) is led out to the second output terminal OUT2.
【0014】このように構成された本実施例のシフトレ
ジスタにおける信号転送動作は、図3に示した従来のシ
フトレジスタと全く同じである。しかし、本実施例にお
いては各回路ブロック1〜3の電源VDD側とグランド
GND側の全てのノードに、ダイオード接続したMOS
トランジスタ(nm6,nm7,nm8)および(mp
6,mp7,mp8)を挿入しているので、外部ドライ
ブ条件を変更することなく耐圧を向上させることができ
る。The signal transfer operation in the shift register of this embodiment configured as described above is exactly the same as that of the conventional shift register shown in FIG. However, in this embodiment, all nodes on the power supply VDD side and ground GND side of each circuit block 1 to 3 are connected to diode-connected MOS
Transistors (nm6, nm7, nm8) and (mp
6, mp7, mp8), the withstand voltage can be improved without changing the external drive conditions.
【0015】すなわち、図2のタイミングチャートに示
すように、本実施例のシフトレジスタにおいても電源V
DD、入力信号VIN、クロック信号VCKおよび反転
クロック信号VCKXは所定の高電圧値で与えられる。
しかしながら、上記したように本実施例のシフトレジス
タの場合、電源VDD側とグランドGND側の全てのノ
ードにダイオード接続したMOSトランジスタを挿入し
ているので、その出力はVthn,Vthpにそれぞれ
制限される。したがって、図1において破線で示した転
送部5における内部転送動作は、グランドGNDからV
thnだけ高く、電源VDDからVthpだけ低い信号
レベルで行われることになる。That is, as shown in the timing chart of FIG. 2, in the shift register of this embodiment, the power supply V
DD, input signal VIN, clock signal VCK and inverted clock signal VCKX are given at predetermined high voltage values. However, as mentioned above, in the case of the shift register of this embodiment, diode-connected MOS transistors are inserted in all nodes on the power supply VDD side and the ground GND side, so the outputs are limited to Vthn and Vthp, respectively. . Therefore, the internal transfer operation in the transfer unit 5 shown by the broken line in FIG.
The signal level is higher by thn and lower by Vthp than the power supply VDD.
【0016】これにより、本実施例のシフトレジスタに
おける全てのMOSトランジスタの任意のノード間に加
わる電圧は、最大で|VDD−Vthp|となるように
抑えることができ、その分だけシフトレジスタ全体の耐
圧を向上させることができる。したがって、プロセスを
変更したり、或いはトランジスタの動作特性を犠牲にし
たりすることなく高耐圧化を図ることができ、シフトレ
ジスタの信頼性を向上させることができる。なお、ダイ
オード接続トランジスタは、必ずしも図1のように構成
する必要はなく、図1におけるPMOSトランジスタと
NMOSトランジスタとを入れ換えてもよい。[0016] As a result, the voltage applied between any nodes of all MOS transistors in the shift register of this embodiment can be suppressed to a maximum of |VDD-Vthp|, and the voltage of the entire shift register can be suppressed by that much. It is possible to improve pressure resistance. Therefore, it is possible to increase the withstand voltage without changing the process or sacrificing the operating characteristics of the transistor, and the reliability of the shift register can be improved. Note that the diode-connected transistor does not necessarily have to be configured as shown in FIG. 1, and the PMOS transistor and NMOS transistor in FIG. 1 may be replaced.
【0017】[0017]
【発明の効果】本発明は上述したように、シフトレジス
タを構成する各回路ブロックにおける電源VDD側およ
びグランドGND側の全てのノードに、ダイオード接続
したMOSトランジスタを介設したので、内部転送の信
号レベルをハイレベル側において上記ダイオード接続ト
ランジスタのしきい値電圧分だけ低下させることができ
るとともに、ローレベル側においては上記しきい値電圧
分だけ上昇させることができる。したがって、シフトレ
ジスタを構成する各MOSトランジスタのゲートとドレ
インとの間、ゲートとソースとの間、およびドレインと
ソースとの間に印加される電圧の大きさを、外部から与
えられる電圧の大きさよりも上記ダイオード接続トラン
ジスタのしきい値電圧分だけ小さくすることができる。
このため、プロセス変更を行うことなく高耐圧化を達成
することができ、シフトレジスタの信頼性を向上させる
ことができる。Effects of the Invention As described above, the present invention provides diode-connected MOS transistors at all nodes on the power supply VDD side and the ground GND side in each circuit block constituting the shift register. The level can be lowered by the threshold voltage of the diode-connected transistor on the high level side, and raised by the threshold voltage on the low level side. Therefore, the magnitude of the voltage applied between the gate and drain, between the gate and source, and between the drain and source of each MOS transistor constituting the shift register is set to be smaller than the magnitude of the externally applied voltage. can also be reduced by the threshold voltage of the diode-connected transistor. Therefore, a high breakdown voltage can be achieved without changing the process, and the reliability of the shift register can be improved.
【図1】本発明の一実施例を示すシフトレジスタの要部
回路図である。FIG. 1 is a circuit diagram of a main part of a shift register showing an embodiment of the present invention.
【図2】図1の回路のタイミングチャートである。FIG. 2 is a timing chart of the circuit of FIG. 1;
【図3】従来のシフトレジスタの一例を示すシフトレジ
スタの要部回路図である。FIG. 3 is a circuit diagram of a main part of a shift register showing an example of a conventional shift register.
【図4】図4の回路のタイミングチャートである。FIG. 4 is a timing chart of the circuit of FIG. 4;
1 第1の回路ブロック 1a 第1のCMOSトランジスタ 2 第2の回路ブロック 2a 第2のCMOSトランジスタ 3 第3の回路ブロック 3a 第3のCMOSトランジスタ VIN 入力信号 VDD 電源 GND グランド VCK クロック信号 VCKX 反転クロック信号 1 First circuit block 1a First CMOS transistor 2 Second circuit block 2a Second CMOS transistor 3 Third circuit block 3a Third CMOS transistor VIN input signal VDD power supply GND Ground VCK Clock signal VCKX Inverted clock signal
Claims (1)
れるCMOSトランジスタが設けられ、その電源側およ
びグランド側にクロック信号入力用のMOSトランジス
タがそれぞれ接続されている第1の回路ブロックと、上
記第1の回路ブロックの出力端子にその入力端子が接続
されているCMOSトランジスタを有し、その電源側お
よびグランド側にクロック信号入力用のMOSトランジ
スタがそれぞれ接続されている第2の回路ブロックと、
上記第1および第2の回路ブロックの各出力端子にその
入力端子が接続されているとともに、その出力端子が上
記第2の回路ブロックとの入力端子に接続されているC
MOSトランジスタよりなる第3の回路ブロックとを具
備し、上記第1〜第3の各回路ブロックの電源側および
グランド側に、ダイオード接続したMOSトランジスタ
がそれぞれ介設されていることを特徴とするシフトレジ
スタ。1. A first circuit block provided with a CMOS transistor to which an input signal supplied from a previous stage is provided, and a MOS transistor for inputting a clock signal is connected to the power supply side and the ground side, respectively; a second circuit block having a CMOS transistor whose input terminal is connected to the output terminal of the first circuit block, and a second circuit block having a clock signal input MOS transistor connected to its power supply side and ground side, respectively;
A C whose input terminal is connected to each output terminal of the first and second circuit blocks, and whose output terminal is connected to the input terminal of the second circuit block.
and a third circuit block made of MOS transistors, and a diode-connected MOS transistor is provided on the power supply side and ground side of each of the first to third circuit blocks, respectively. register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019567A JPH04238198A (en) | 1991-01-18 | 1991-01-18 | Shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019567A JPH04238198A (en) | 1991-01-18 | 1991-01-18 | Shift register |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000216966A Division JP2001060860A (en) | 2000-01-01 | 2000-07-18 | Inverter circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04238198A true JPH04238198A (en) | 1992-08-26 |
Family
ID=12002873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3019567A Pending JPH04238198A (en) | 1991-01-18 | 1991-01-18 | Shift register |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04238198A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006010784A (en) * | 2004-06-23 | 2006-01-12 | Hitachi Displays Ltd | Display device |
JP2011022587A (en) * | 2010-08-02 | 2011-02-03 | Hitachi Displays Ltd | Display device |
-
1991
- 1991-01-18 JP JP3019567A patent/JPH04238198A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006010784A (en) * | 2004-06-23 | 2006-01-12 | Hitachi Displays Ltd | Display device |
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