JPH04229744A - 時分割多重伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は相互接続素子を具える非
同期式時分割多重伝送システムであって、前記相互接続
素子が、補助ラインから中継線へと供給されるセルを伝
送し、前記相互接続素子が、各々一個の補助ラインに結
合されるセルフィルタを具え、前記セルに含まれるパス
識別子を補助ラインに割当てる際、前記セルフィルタが
、該セルフィルタの各々に結合される交差バッファに記
憶されるべきセルを送出し、前記相互接続素子が割当回
路を具え、交差バッファから中継線へのセルの読出しを
制御する非同期式時分割多重伝送システムに関するもの
である。

【０００２】

【従来の技術】非同期式時分割多重伝送システムにおい
ては、例えば電話、画像又は音声信号等の役立つ情報成
分が、デジタル信号処理装置を介して固定長さのブロッ
クで伝送される。所定のビット数を有するシリアルシー
ケンスのセルを、固定長さブロックと称する。各々のセ
ルは、見出し領域と、情報領域とから成っている。見出
し領域は、特に、セルのパス識別子を具えている。ここ
で言うパス識別子は、接続識別子又は、パスルーティン
グ情報を意味するものとして理解される。接続識別子は
、有役な情報のターゲット又はサブターゲットに、デー
タを具えている。このシステムにおいて、パスルーティ
ング情報は、特定の伝送装置に加えられ、且つ、この情
報は、伝送装置のサブターゲットにデータを有している
。有役な情報は、情報領域に含まれている。

【０００３】一定の時間間隔（タイムフレーム）を、連
続するセルに割当てる。このような時間間隔の持続時間
は、伝送成分に用いられるクロック周波数に依存してい
る。有役な情報が得られない場合には、使用されていな
いセル、すなわち、有役な情報のないセルが、このよう
なタイムフレームで伝送される。

【０００４】加入者間におけるセルの伝送の間、パス識
別子評価によってパスを構成するスイッチング回路を介
して、セルが送出される。このようなスイッチング回路
は、慣習的に、複数のスイッチング回路ブロックから成
っている。複数の補助ライン及び中継線を有するこのよ
うなスイッチング回路ブロックを、複数の相互接続素子
によって構成する。相互接続素子を、複数の補助ライン
及び中継線に接続する。相互接続素子において、セルは
、補助ラインから中継線へと送出される。中継線がアク
セスするセルが、タイムフレームの間に、複数の補助ラ
インから到着する場合には、特定の相互接続ストラテジ
が必要となる。

【０００５】相互接続素子を具えている前記時分割多重
伝送システムは、ＤＥ−ＯＳ　　３８３３４９０　で開
示されている。 セルフィルタが、セルを交差バッファに送出する場合、
この時、補助ラインに生じるセルが、各ラインの交差バ
ッファに記憶さる。セルフィルタにおいて、セルがレジ
スタに記憶され、比較器が、セルのパス識別子及び、ア
ドレスメモリに記憶された中継線アドレスメモリに記憶
された中継線アドレスに基づき、セルが中継線に割当て
られているかどうかをチェックする。セルが中継線に送
出される場合、セルは、交差バッファに記憶される。

【０００６】この中継線に属していないセルは、他の相
互接続素子でチェックされる。交差バッファをリリース
し、読出す場合、交差バッファは、セルを中継線に供給
する。割当回路が、セルが読出される順番を決定する。 この割当回路において、セルが書込まれた順番で、セル
がリリースされ、読出される。複数のセルが同時に到達
する場合、これらのセルは、所定の順番で読出される。 各補助ライン毎に、割当回路は、他の交差バッファを具
え、このバッファにおいて、比較器による比較の結果が
記憶される。この情報に基づき、割当回路は、セルが読
出さる順番を決定する。割当回路は、セルが読出される
順番を決定する判定回路を具えている。読出動作を制御
するために、制御素子を、制御ラインの対を介して判定
回路に接続するとともに、各々の交差バッファに割当て
る。補助ラインの数が多くなれば、これらの制御ライン
の数も増加する。

【０００７】

【発明が解決しようとする課題】しかし、相互接続素子
を、集積回路で実現する場合、相互接続素子に、できる
限り多くの補助ラインを接続すべきである。従って、制
御ラインの数が制限要因となる。

【０００８】本発明の目的は、種々の割当回路を具える
非同期式時分割多重伝送システムに、相互接続素子を具
える非同期式時分割多重伝送システムを提供せんとする
にある。

【０００９】

【課題を解決するための手段】本発明によれば、この目
的は、前文にて述べた種類の相互接続素子を具える時分
割多重伝送システムにおいて、前記割当回路が、各々交
差バッファと関連し、各々制御バッファを有している、
階層的に構成された割当素子の連鎖を具え、且つ、セル
が関連交差バッファに記憶される際、各割当素子が第１
ステータスを関連制御バッファに記憶し、階層的に下方
の割当素子が、第２ステータスを前記関連制御バッファ
に記憶し、且つ、逆の階層の順番で、各々の割当素子が
前記関連制御バッファを評価し、第１ステータスが存在
する場合に、前記関連交差バッファをリリースし、セル
を読出すことで達成される。

【００１０】相互接続素子を具える、この時分割多重伝
送システムにおいて、中継線に送出されるべき、供給セ
ルは、関連交差バッファに書込まれる。各々の交差バッ
ファと関連し、割当回路の一部を形成する割当素子にお
いて、第１ステータスが作り出される。この第１ステー
タスは、割当素子に含まれる制御バッファに書込まれる
。セルが中継線に到着しない場合、何も記憶されない。 セルの到着を設定する割当素子は、このことを、他の割
当素子に報告する。このメッセージは、階層的に下方の
割当素子に送られる。この時、この割当素子は、制御バ
ッファに記憶される第２ステータスを発生させる。 セルの到着に関するこのメッセージは階層的に最も下方
の割当素子に送出される。階層的に下方の素子の各々は
、その第２ステータスを発生させる。この第２ステータ
スは、各々の関連制御バッファに記憶される。同時に、
セルが他の交差バッファに書込まれる場合には、関連割
当回路は、第１ステータスを関連制御バッファに発生さ
せるとともに、メッセージを、階層的に下方の割当素子
に発生させる。この動作の間、まず第１に、階層的に下
方の割当回路からのメッセージが、下方の割当素子の連
鎖を介して伝送され、一定時間経過後、上方の割当回路
のメッセージが，下方の割当素子の同様の連鎖を介して
伝送される。その理由は、これより以前では、メッセー
ジが階層的に上方の他の割当素子に伝送されているから
である。この場合、少なくとも１フレームの間に、最も
下方の割当素子の制御バッファに、２個の第２ステータ
スが記憶される。

【００１１】セルの読出を、逆の方向に行う。まず第１
に、階層的に下方の割当素子が、その制御バッファが発
生させるステータスを評価する。まず第１に、最初に何
が書込まれたかを、制御バッファから読出す。第２ステ
ータスが得られるように割当回路が設定を行う場合、階
層的に上方の割当素子が、その制御バッファが発生させ
るステータスを評価する。このことは、すべての割当素
子を階層的に増加する順番で評価し、割当素子が第１ス
テータスを検知するまで継続する。順次に、割当回路は
関連交差バッファをリリースし、セルを読出す。次のタ
イムフレームで次のセルを読出す場合、最も下方の割当
素子から再びスタートする。割当素子が第１ステータス
を評価するまで、階層的に増加する順番で、割当素子の
連鎖を通過する。この時、この割当素子と関連する交差
バッファは、セルを中継線に送出する。

【００１２】本発明による相互接続素子を具える時分割
多重伝送システムによって、割当回路と、これに関連す
る交差バッファの制御回路との間のライン数を従来の相
互接続素子に比べて減少させる。交差バッファ又は、補
助ラインの数とは無関係に、セルが到着したことを報告
し、読出動作を制御するには、常に２個のラインを必要
とする。

【００１３】相互接続素子を具える時分割多重伝送シス
テムの読出動作を制御するために、階層的な順番が最も
下方である前記割当素子を、タイムフレーム開始時のリ
リース信号によってリリースし、セルリクエスト回路に
よって前記関連制御バッファを評価し、且つ、前記関連
制御バッファを評価した後、第２ステータスが設定され
る際、階層的に増加する順番で一割当素子から次の割当
素子へと、このリリース信号が送出される。リリース信
号は、各々、割当回路をイネーブルし、関連制御バッフ
ァを評価する。

【００１４】セルが到着する際、第１ステータスが関連
制御バッファに記憶される。下方の割当素子の制御バッ
ファに、第２ステータスが記憶される。この記憶動作を
制御するポジションを維持するために、第１ステータス
が前記関連制御バッファに記憶された後、前記階層的に
最も下方の割当素子以外の割当素子が、到着信号を発生
させ、該到着信号が階層的に減少する順番で、一割当素
子から、次の割当素子へと送出され、前記到着信号の到
着後、第２ステータスが、割当素子の各制御バッファに
記憶される。

【００１５】本発明に関する他の例では、各々の割当素
子が：前記関連セルフィルタによって、中継線に送出さ
れるセルが到着したかどうかが通知され、且つ、その後
、第１ステータスを前記関連制御バッファに書込み、且
つ、前記信号が、階層的に上方の割当素子から到着した
後、順次に第２状態を前記制御バッファに書込む書込コ
ントローラを具え、且つ；前記制御バッファに結合され
、且つ、リリース信号及び第１ステータスが発生する場
合、前記関連制御バッファをリリースし、読出する読出
コントローラを；具えている。このようにして、書込コ
ントローラは、関連制御バッファに、第１　又は第２ス
テータスを送る。これらステータスは、この制御バッフ
ァに書込まれる。２個以上の第２ステータスを、制御バ
ッファに書込むことができる。１タイムフレームの間に
、制御バッファに書込まれる第２ステータスの数は、上
方の階層の割当素子に発生するセルの数に依存している
。読出制御によって、関連交差バッファをリリースし、
セルを中継線に読出す。この際、一方では、リリース信
号が発生し、他方では、関連交差バッファから第１ステ
ータスが得られる。

【００１６】更に、セルが前記関連交差バッファに記憶
される際に、階層的に最も下方の順番である割当素子の
書込コントローラ以外の、割当素子の各々の書込コント
ローラが、到着信号を発生させ、且つ、前記階層的に下
方の割当素子の書込コントローラが、評価後、前記到着
信号を送出する。

【００１７】割当素子の読出コントローラがリリース信
号を受信すると、コントローラは、この信号を階層的に
上方の割当素子の読出コントローラに送出する。この際
、すでに読出された関連制御バッファステータスを評価
した後、、第２ステータスを設定する。

【００１８】できる限り簡単な方法で、制御バッファを
割当素子に配置するために、第１ステータスでは、２進
数“１”が制御バッファに書込まれ、第２ステータスで
は２進数“０”が制御バッファに書込まれる。

【００１９】以下、図面を参照して説明するに、比同期
式時分割多重伝送システムの原理を、図１のブロック図
を参照して説明することができる。例えば、電話等の端
末装置の信号すなわち画像又は音声信号を、パケットタ
イザ（ｐａｃｋｅｔｔｉｓｅｒ）に区分化し、パス識別
子を有する見出し領域を設ける。パス識別子は、信号タ
ーゲットにデータを具えている。このような端末装置や
パケットタイザは、加入者の端末装置１を構成する。こ
のような端末装置のデータはセルの形態で、連続する時
間間隔（タイムフレーム）内で伝送される。このような
タイムフレームの接続時間は伝送構成素子に関して使用
すれるクロック周波数に依存している。このようなセル
は、上記見出し領域及び、有役な情報を具えている。デ
ータがタイムフレーム中に伝送されない場合、使用され
ていないセル、すなわち、見出し領域が識別子を有し、
それ以上の情報を有していないセルが形成される。

【００２０】図１にて示さているブロック図において、
例えば、６４個の加入者の端末装置１のデータは、各々
容量が１５０Ｍｂｉｔ／ｓ　である６４個のラインを介
して、コネクタグループ２に伝送される。データはコネ
クタグループ２において組合わされ、より大きな容量の
より少ない本数のラインを介して伝送される。例えば、
これらのデータは、各々容量が６００Ｍｂｉｔ／ｓであ
る１６個のラインを介して伝送される。データスイッチ
ングは複数の相互接続素子で順番に構成される複数のス
イッチング回路ブロックで構成されるあとに続くスイッ
チング回路３において、パス識別子を評価するとともに
、データを特定の中継線に送ることで行なわれる。この
場合、相互接続素子は、複数の補助ライン及び中継線に
接続さた回路装置を具えている。この回路装置は、相互
接続素子に接続された中継線を介して伝送されるデータ
を決定することかでき、相互接続素子は、回路装置内に
、必要なパスを設けることができる。スイッチング回路
３は、容量が６００Ｍｂｉｔ／ｓ　の、複数の、例えば
１６個のラインを有しており、これらのラインを、コネ
クタグループ４に接続する。コネクタグループ４は、ラ
インを介して、受信されたデータを、加入者の端末装置
５に伝送する。このため、例えば、容量が各々１５０Ｍ
ｂｉｔ／ｓ　である６４個のラインを設ける。このよう
なシステムは、双方向にデータを処理する。すなわち、
これらのデータは、更に、加入者の端末装置５から、加
入者の端末装置１へと、伝送される。

【００２１】図２は、複数の接続素子によって構成され
る、スイッチング回路の一部であるスイッチング回路ブ
ロックを示す図である。相互接続素子７を、複数の補助
ライン６に接続する。各相互接続素子は、各々の補助ラ
イン６に接続された複数の交差回路８を具えている。各
々の交差回路８は、入ってくるセルを記憶するための交
差バッファを具えている。交差バッファから中継線１０
への読出プロセスを、相互接続素子における割当回路９
によって制御する。割当回路９は、セルが交差回路８か
ら中継線１０へ読出される順番を制御し、セルが、書込
まれるのと同じ順番で読出されるようにする。２個以上
のセルが、種々の補助ラインを介して同時に到着した場
合、これらは、所定の順番で中継線に伝送される。

【００２２】

【実施例】本発明による相互接続素子の一例を図３に示
す。簡単のため、この相互接続素子は、４個の交差回路
１５ａ　〜１５ｄ　を具えているものとする。しかし、
このような相互接続素子は、より多くの交差回路を具え
ることもできる。補助ライン１４ａ　〜１４ｄ　に接続
される各交差回路１５ａ　〜１５ｄ　は、セルフィルタ
１１ａ　〜１１ｄ　と、交差バッファ１２ａ　〜１２ｄ
　と、割当素子１３ａ　〜１３ｄ　とを具えている。 各々のセルフィルタ１１ａ　〜１１ｄ　は入力端子を、
補助ライン１４ａ　〜１４ｄ　に接続する。このような
セルフィルタ１１ａ　〜１１ｄ　は、到着するセルが中
継線１０に送信されているかどうかをチェックする。各
セルフィルタ１１ａ　〜１１ｄ　は、例えは、レジスタ
と、比較器と、メモリとを具えることができる。セルは
レジスタに書き込まれる。レジスタに記憶されたセルに
関連するパス識別子は、ラインを介して比較器に伝送さ
れ、情報も、第２ラインを介して、メモリから比較器に
伝送される。パス識別子及びメモリからの情報に基づき
、比較器はパス識別子が中継線１０に割当てられている
かどうかを決定する。

【００２３】交差回路１５ａ　〜１５ｄ　の構造を交差
回路１５ｂ　を用いて説明する。フィルタ１１ｄ　に到
達したデータが、セルフィルタ１１ｂ　に接続される交
差バッファ１２ｂ　に書込まれる場合、書込信号が、制
御ラインを介して交差バッファ１２ｂ　へ供給される。 この後、セルが他のラインを介して交差バッファ１２ｂ
　に書込まれる。制御ラインを介して、交差バッファ１
２ｂ　からの読出を制御する割当素子１３ｂ　は、割当
バッファ１２ｂ　と関係している。交差バッファ１２ｂ
　の出力端子を、中継線１０に接続する。他の交差回路
１５ａ，　１５ｃ及び１５ｄ　も同様の構造を具えてい
る。

【００２４】割当素子１３ａ　〜１３ｄ　は、読出コン
トローラ１６ａ　〜１６ｄ　と、制御バッファ１７ａ　
〜１７ｄ　と、書込コントローラ１８ａ　〜１８ｄ　と
を具えている。割当素子の構造を、割当素子１３ｂを用
いて説明する。制御バッファ１７ｂ　を、データライン
及び制御ラインを介して、書込みコントローラ１８ｂ　
に接続するとともに、テータライン及び制御ラインを介
して、読出コントローラ１６ｂ　に接続する。 更に、書込コントローラ１８ｂ　を、制御ラインを介し
て、セルフィルタ１１ｂ　に接続する。

【００２５】書込みコントローラ１８ｂ　と、書込コン
トローラー１８ａとの間を持続し、書込コントローラー
１８ｃ　と、書込コントローラー１８ｂ　とを接続し、
更に、書込コントローラー１８ｄ　と、書込コントロー
ラー１８ｃ　とを接続する。セルリクエスト回路１９を
、読出コントローラ１６ａ　に接続し、この読出コント
ローラを、読出コントローラ１６ｂ　に接続する。更に
、読出コントローラ１６ｂ　と１６ｃ　とを接続すると
ともに、読出コントローラ１６ｃ　と１６ｄ　とを接続
する。

【００２６】割当素子１３ａ　〜１３ｄ　によって、割
当回路９を構成する。個々の割当素子１３ａ　〜１３ｄ
　は、階層構造である。階層中の最も下方の割当素子を
、割当素子１３ａ　とする。一方、階層中の最も上の割
当素子を、割当素子１３ｄ　とする。例えば、セルが、
中継線ｄと関連しているセルフィルタ１１ｃ　に到着す
ると、セルフィルタ１１ｃ　は、関連する書込コントロ
ーラ１８ｃ　に、セルが到着したことを知らせる信号を
発生させる。この時、書込コントローラ１８ｃ　は、２
進数“１”を発生させ、これを、制御バッファ１７ｃ　
に書込む。更に、書込コントローラ１８ｃ　は、到着信
号を発生させ、これによって、階層中の他方の割当素子
１３ｂ　の書込コントローラ１８ｂ　に、セルが交差バ
ッファ１２ｃに書込まれたことを知らせる。この時、書
込コントローラ１８ｂ　は、２進数“０”を発生させ、
これを、関連する制御バッファ１７ｂ　に書込む。到着
信号は、書込コントローラ１８ｂ　によって、書込コン
トローラ１８ａ　に送られる。書込コントローラ１８ａ
　も、２進数“０”を発生させ、この“０”を関連する
制御バッファ１７ａ　に書込む。

【００２７】交差バッファ１２ａ　〜１２ｄ　にセルが
到着すると、２進数“１”が関連する制御バッファ１７
ａ　〜１７ｄ　に書込まれ、そして、下方の階層の割当
素子１３ａ　〜１３ｃ　において、２進数“０”を、関
連する制御バッファ１７ａ　〜１７ｃ　に書込む。中継
線１０に到着するセルが、補助ライン１４ａ　で検出さ
れる場合、２進数“１”が、制御バッファ１７ａ　に供
給される。

【００２８】交差バッファ１２ａ　〜１２ｄ　からのセ
ルの読出を、以下の方法で制御する：タイムフレームの
始めに、セルリクエスト回路１９は、読出コントローラ
１６ａ　に供給されるリリース信号を発生させる。読出
コントローラ１６ａ　は、どの状態が、制御バッファ１
７ａ　においてまず利用可能であるかをチェックする。 読出コントローラ１６ａ　が、２進数“１”を制御バッ
ファ１７ａ　に記憶する場合、読出コントローラ１６ａ
　が交差バッファ１２ａ　への読出信号を発生させる。 この時、交差バッファ１２ａ　に記憶されるセルが、中
継線１０に伝送される。２進数の“０”が制御バッファ
１７ａ　に記憶される場合、読出コントローラ１６ａ　
は、リリース信号を、上方階層の割当素子１３ｂ　の読
出コントローラ１６ｂ　に、供給する。この点において
、２進数“１”又は２進数“０”が関連制御バッファ１
７ｂ　において得られるかどうかをチェックする。２進
数“１”が得られる場合、読出コントローラ１６ｂ　の
読出信号によって、交差バッファ１２ｂ　から、セルを
発生させる。制御バッファ１７ｂ　において、２進数“
０”が得られる場合、リリース信号が、割当素子１３ｃ
　に伝送される。この連鎖は、最終割当素子１３ｄ　ま
で続く。例えば、制御バッファ１２ａ　〜１２ｃ　から
のセルの読出を、これ以上説明を加えていないディレイ
手段によって、又は、制御バッファ１２ａ　〜１２ｃ　
の読出のための適切なコントローラによってディレイさ
せる。読出コントローラ１６ｂ　〜１６ｄ　におけるリ
リース信号を評価する結果として、ディレイが生じる。 読出動作の間、ディレイを用意しておかないと、セルの
重畳が生じる場合がある。

【００２９】以下において、種々の補助ライン１４ａ　
〜１４ｄ　を介してセルが到着する際、どのようにして
、制御バッファ１７ａ　〜１７ｄ　が充てんされるかに
関する一例を説明する。例えば、第１タイムフレームに
おいて、中継線１０に割当てられたセルが、補助ライン
１４ａ　を介して到着する時、書込コントローラ１８ａ
　のみが、制御バッファ１７ａ　に記憶される２進数“
１”を発生させる。第２タイムフレームにおいて、交差
バッファ１２ｄ　に記憶さるセルが補助ライン１４ｄ　
に到着するものと仮定する。書込コントローラ１８ｄ　
が、制御バッファ１７ｄ　に記憶される２進数“１”を
発生させる。更に、書込コントローラ１８ｄ　は、書込
コントローラ１８ｃ　によって書込コントローラ１８ａ
　に伝送される到着信号を発生させる。各々の書込コン
トローラ１８ａ　〜１８ｃ　は、到着信号の捕捉に応答
して、関連する制御バッファ１７ａ　〜１７ｃ　に記憶
されるべき２進数“０”を発生させる。第３タイムフレ
ームにおいて、中継線１０に割当てられるセルが、補助
ライン１４ａ，　１４ｂ及び１４ｄ　に発生する。制御
バッファ１７ａ，１７ｂ及び１７ｄ　に、２進数“１”
が記憶される。到着信号が、書込コントロー１８ｂ　に
よって、書込コントロー１８ａ　に送られる。その後、
書込コントロー１８ａ　が、２進数“０”を、制御バッ
ファ１７ａ　に書込む。更に、書込みコントロー１８ｄ
　は、到着信号を発生させ、この結果、２進数“０”が
制御バッファ１７ａ　〜１７ｃ　に書込まれる。第４タ
イムフレームにおいて、例えば、セルが補助ライン１４
ｃ　を介して到着するものとする。その後、２進数“１
”が制御バッファ１７ｃ　に書込まれ、２進数“０”が
制御バッファ１７ａ　及び１７ｂ　に書き込まれる。最
終的に、第５タイムフレームにおいて、セルが補助ライ
ン１４ａ　を介してのみ到着するものと仮定する。この
時、書込コントローラ１８ａ　が、制御バッファ１７ａ
　に書込まれる２進数“１”を発生させる。

【００３０】このようにして、これ以上の単一セルが読
出されない場合、２進数のステータス“１０１０００１
”が制御バッファ１７ａ　に記憶され、２進数のステー
タス“０１００”が制御バッファ１７ｂ　に記憶され、
２進数のステータス“００１”が制御バッファ１７ｃ　
に記憶され、２進数のステータス“１１”が制御バッフ
ァ１７ｄ　に記憶される。

【００３１】読出動作の間、セルリクエスト回路１９が
、リリース信号を読出コントローラ１６ａ　に供給後、
まず第１に、どのステータスが制御バッファ１７ａ　で
得られるかをチェックする。読出コイトローラ１６ａ　
は、２進数“１”が制御バッファ１７ａ　に記憶される
ように設定する。この時、第１タイムフレームにおいて
到着するセルが、交差バッファ１２ａ　から中継線へ送
られる。次のタイムフレームにおいて、リリース信号が
セルリクエスト回路１９によって伝送された後、２進数
“０”が制御バッファ１７ａ　で次に得られるように、
読出コントローラ１６ａ　を設定する。その後、リリー
ス信号が、上方の階層の割当素子の読出コントローラ１
６ｂ　に供給される。ここでもまた、２進数“０”が、
まず第１に制御バッファ１７ｂに記憶されるように設定
する。リリース信号を読出コントローラ１６ｄ　に送る
読出コントローラ１６ｃ　によって、同様の設定がなさ
れる。ところで、制御バッファ１７ｄ　において、２進
数“１”が得られ、この後、第２タイムフレームにおい
て、補助ライン１４ｄ　を介して到着するセルが中継線
１０に供給されるように設定する。次のタイムフレーム
において、読出コントローラ１６ａ　は、次の２進数“
１”が制御バッファ１７ａ　で得られ、この後、第３フ
レームに補助ライン１４ａ　を介して到着するセルが、
中継線１０に供給されるように設定する。次のタイムフ
レームにおいて、読出コントローラ１６ａ　は、制御バ
ッファ１７ａ　で、次に２進数“０”が得られるように
設定し、読出コントローラ１６ｂ　は、関連する制御バ
ッファ１７ｂ　で、２進数“１”が得られ、且つ、次の
セルが交差バッファ１２ｂ　から伝送されるように設定
する。次のタイムフレームにおいて読出コントローラ１
６ａ，　１６ｂ及び１６ｃ　はこれらの制御バッファ１
７ａ　〜１７ｃ　で、２進数“０”が得られるように設
定する。このようにして、リリース信号が読出コントロ
ーラ１６ｄ　に到着し、この読出コントローラ１６ｄ　
は、関連する制御バッファ１７ｄ　で、２進数“１”が
得られるように設定する。この時、第３タイムフレーム
において、補助ライン１４ｄ　を介して到着するセルが
、中継線１０に伝送される。次の２個のタイムフレーム
の間、交差バッファ１２ｃ　及び１２ａ　に記憶される
セルが、中継線１０に送られる。

【００３２】更に、簡単のため、図面では、ラインを１
本で表現しているが、通常、ラインは複数の並列ライン
である。個々のデジタル回路素子を制御するのに必要な
クロックライン及びクロック発生器も、図示していない
。

【図面の簡単な説明】

【図１】非同期式時分割多重伝送システムを示すブロッ
ク図である。

【図２】複数の相互接続素子で構成されるスイッチング
マトリックスブロックを示す図である。

【図３】割当回路を具える相互接続素子を示す図である
。

【符号の説明】

１　　加入者の端末装置 ２　　コネクタグループ ３　　スイッチング回路 ４　　コネクタグループ ５　　加入者の端末装置 ６　　補助ライン ７　　相互接続素子 ８　　交差回路 ９　　割当回路 １０　　中継線 １１ａ，　１１ｂ，　１１ｃ，　１１ｄ　　セルフィル
タ１２ａ，　１２ｂ，　１２ｃ，　１２ｄ　　交差バッ
ファ１３ａ，　１３ｂ，　１３ｃ，　１３ｄ　　割当素
子１４ａ，　１４ｂ，　１４ｃ，　１４ｄ　　補助ライ
ン１５ａ，　１５ｂ，　１５ｃ，　１５ｄ　　交差回路
１６ａ，　１６ｂ，　１６ｃ，　１６ｄ　　読出コント
ローラ１７ａ，　１７ｂ，　１７ｃ，　１７ｄ　　制御
バッファ１８ａ，　１８ｂ，　１８ｃ，　１８ｄ　　書
込コントローラ１９　　セルリクエスト回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　相互接続素子を具える非同期式時分割
   多重伝送システムであって、前記相互接続素子が、補助
   ライン（１４ａ〜１４ｄ）から中継線（１０）へと供給
   されるセルを伝送し、前記相互接続素子が、各々一個の
   補助ラインに結合されるセルフィルタ（１１ａ〜１１ｄ
   ）を具え、前記セルに含まれるパス識別子を補助ライン
   に割当てる際、前記セルフィルタが、該セルフィルタの
   各々に結合される交差バッファ（１２ａ〜１２ｄ）に記
   憶されるべきセルを送出し、前記相互接続素子が割当回
   路（９）　を具え、交差バッファから中継線へのセルの
   読出しを制御する非同期式時分割多重伝送システムにお
   いて、前記割当回路（９）　が、各々交差バッファと関
   連し、各々制御バッファ（１７ａ〜１７ｄ）を有してい
   る、階層的に構成された割当素子（１３ａ〜１３ｄ）の
   連鎖を具え、且つ、セルが関連交差バッファに記憶され
   る際、各割当素子が第１ステータスを関連制御バッファ
   に記憶し、階層的に下方の割当素子が、第２ステータス
   を前記関連制御バッファに記憶し、且つ、逆の階層の順
   番で、各々の割当素子が前記関連制御バッファを評価し
   、第１ステータスが存在する場合に、前記関連交差バッ
   ファをリリースし、セルを読出すことを特徴とする非同
   期式時分割多重伝送システム。
2. 【請求項２】　　階層的な順番が最も下方である前記割
   当素子（１３ａ）　を、タイムフレーム開始時のリリー
   ス信号によってリリースし、セルリクエスト回路（１９
   ）によって前記関連制御バッファ（１７ａ）　を評価し
   、且つ、前記関連制御バッファ（１７ｂ〜１７ｄ）を評
   価した後、第２ステータスが設定される際、階層的に増
   加する順番で一割当素子から次の割当素子（１３ｂ〜１
   ３ｄ）へと、このリリース信号が送出されることを特徴
   とする請求項１に記載の時分割多重伝送システム。
3. 【請求項３】　　第１ステータスが前記関連制御バッフ
   ァ（１７ｂ〜１７ｄ）に記憶された後、前記階層的に最
   も下方の割当素子（１３ａ）　以外の割当素子（１３ｂ
   〜１３ｄ）が、到着信号を発生させ、該到着信号が階層
   的に減少する順番で、一割当素子から、次の割当素子（
   １３ａ〜１３ｃ）へと送出され、前記到着信号の到着後
   、第２ステータスが、割当素子の各制御バッファに記憶
   されることを特徴とする請求項１又は２に記載の時分割
   多重伝送システム。
4. 【請求項４】　　各々の割当素子（１３ａ〜１３ｄ）が
   ：前記関連セルフィルタ（１１ａ〜１１ｄ）によって、
   中継線（１０）に送出されるセルが到着したかどうかが
   通知され、且つ、その後、第１ステータスを前記関連制
   御バッファ（１７ａ〜１７ｄ）に書込み、且つ、前記信
   号が、階層的に上方の割当素子から到着した後、順次に
   第２状態を前記制御バッファに書込む書込コントローラ
   （１８ａ〜１８ｄ）を具え、且つ；前記制御バッファに
   結合され、且つ、リリース信号及び第１ステータスが発
   生する場合、前記関連制御バッファをリリースし、読出
   する読出コントローラ（１６ａ〜１６ｄ）を；具えるこ
   とを特徴とする請求項２及び３に記載の時分割多重伝送
   システム。
5. 【請求項５】　　セルが前記関連交差バッファ（１２ａ
   〜１２ｄ）に記憶される際に、階層的に最も下方の順番
   である割当素子（１３ａ）　の書込コントローラ（１８
   ａ）　以外の、割当素子（１３ｂ〜１３ｄ）の各々の書
   込コントローラ（１８ｂ〜１８ｄ）が、到着信号を発生
   させ、且つ、前記階層的に下方の割当素子の書込コント
   ローラが、評価後、前記到着信号を送出することを特徴
   とする請求項４に記載の時分割多重伝送システム。
6. 【請求項６】　　前記関連制御バッファ（１７ａ〜１７
   ｃ）を評価した後、第２ステータスが設定される際、階
   層的に最も上方の割当素子（１３ｄ）　の前記読出コン
   トローラ（１６ｄ）　以外の、割当素子（１３ａ〜１３
   ｃ）の各々の読出コントローラ（１６ａ〜１６ｃ）が、
   前記受信されたリリース信号を送出することを特徴とす
   る請求項５に記載の時分割多重伝送システム。
7. 【請求項７】　　第１ステータスの場合に、２進数“１
   ”を制御バッファ（１７ａ〜１７ｄ）に書込み、第２ス
   テータスの場合に、２進数“０”を前記制御バッファに
   書込むことを特徴とする請求項１〜６のいずれか一項に
   記載の時分割多重伝送システム。
8. 【請求項８】　　請求項１〜７のいづれか一項に記載の
   時分割多重伝送システムに用いられる相互接続素子。