JPH04229613A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04229613A
JPH04229613A JP3141774A JP14177491A JPH04229613A JP H04229613 A JPH04229613 A JP H04229613A JP 3141774 A JP3141774 A JP 3141774A JP 14177491 A JP14177491 A JP 14177491A JP H04229613 A JPH04229613 A JP H04229613A
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JP
Japan
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photomask
chip
semiconductor
wafer
pattern
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JP3141774A
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English (en)
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Tsugumi Konno
今野　次視
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Seiko Epson Corp
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Seiko Epson Corp
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Publication date
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    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
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    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/70541—Tagging, i.e. hardware or software tagging of features or components, e.g. using tagging scripts or tagging identifier codes for identification of chips, shots or wafers
    • G—PHYSICS
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    • G03F7/70216—Mask projection systems
    • G03F7/70283—Mask effects on the imaging process
    • G—PHYSICS
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    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法及
びホトマスクに関し、特に半導体装置の製造方法のホト
リソグラフィ技術におけるホトマスクによる射影露光や
レチクルによる投影露光による有効チップの配列方法と
、この製造工程に適用するチップパターンを有するホト
マスクに関するものである。
【０００２】
【従来の技術】従来から集積回路などの半導体装置の製
造プロセスにおいては、ホトリソグラフィ技術の一つと
してマスクパターンを半導体ウェーハ（以下ウェーハと
いう）上に形成する転写露光が重要な工程である。周知
のように、転写露光にはウェーハにマスクパターンを射
影して行う射影露光と、屈折系レンズや反射系球面ミラ
ーなどの光学系をマスクとウェーハ間に介在させる投影
露光があり、屈折系レンズを介在させる投影露光に用い
るマスクはレチクルと呼ばれている。
【０００３】すなわち、マスクとウェーハとの間に光学
系を介在させずに直接マスクパターンをウェーハ上のレ
ジスト膜に焼付けるのが射影露光である。また、現在で
は投影露光は縮小投影転写のステッパ方式が主流となっ
ている。これはステッパ露光とも呼ばれ、原寸パターン
の１０倍又は５倍のレチクルパターンを屈折系縮小レン
ズでチップパターンとして結像させ、これをステップア
ンドリピートでウェーハ全体に露光している。ステッパ
露光を行う装置及びその動作作用は、すでによく知られ
ているので、説明は省略する。
【０００４】まず、ホトマスクを用いる従来の射影露光
や反射系球面ミラーを用いた投影露光の工程又は工程終
了時において、ウェーハ上のチップ配列は、図４に示す
ように、ウェーハ３の表面には、大部分は正常で所期の
形状を有する半導体チップ４が形成されているが、ウェ
ーハ３の外周近傍領域には外形又は機能の不完全な不完
全半導体チップ５がホトマスクのマスクパターン（後述
）の射影により形成されている。これは、ウェーハ３上
の有効領域を最大限に活用したいという要望によるもの
である。
【０００５】この場合、使用される複数枚全数のホトマ
スク上のチップ配列の大きさは、図５に示したホトマス
ク１にみられるように、図４のウェーハ３の直径よりも
大きいものであり、ウェーハ３の外周領域にまでチップ
パターンを有するチップ配列となっている。この配列も
マスクパターン２を含むホトマスク１の製造面でのデー
タ処理の簡便性から採用されたものである。
【０００６】つぎに、レチクルを用いる従来の屈折系レ
ンズを用いた投影露光による製造プロセスにおいては、
図６に示すように、レチクル６上に形成された例えば５
倍拡大の拡大集合パターン７が例えば４個の拡大マスク
パターン２０からなるものを使用している。このレチク
ル６を用いて通常のステッパ露光を行うと、ウェーハ３
上には、図４で示したものと同様に、半導体チップ４と
不完全半導体チップ５の混在パターンが得られる。
【０００７】さらに、以上図４〜図６を用いた従来の集
積回路の製造方法の説明で明らかなように、使用してい
る従来のホトマスク１は、図５に示したウェーハ３の外
径よりもマスクパターン２の配列した全体として四角形
状の格子状パターン８の辺が大きいパターンが形成され
たものとなっている。
【０００８】なお、前述の不完全半導体チップ５の中で
、図７に示すように外形不完全なものは外観検査で、光
学顕微鏡又は実体顕微鏡を用いての検査などにおいては
チップパターンがウェーハ３上の面取り部９に焼付けら
れたため、図８に示す矢印Ｂのように光学的な反射量が
十分でないので、外形は少し正規の四角状から欠けてい
て見映えの悪いものであるが、半導体チップとしては機
能的には欠陥のないものである。また、機能不完全なも
のは、主として大きく四角形状から欠けているため、機
能・外形ともに大きな欠陥を有するものである。
【０００９】
【発明が解決しようとする課題】上述のような従来の半
導体装置の製造方法及びこれに用いるホトマスクでは、
ウェーハ（半導体基板）の外周領域に形成される半導体
チップは外形不完全及び機能不完全なものが多数含まれ
ており、外形不完全チップの選別工数の増加、機能不完
全チップの除外のための試験に長時間を要する等コスト
アップになる要因を有していた。
【００１０】本発明はこのような課題を解決するために
なされたもので、外形不完全チップの選別工数の減少及
び機能不完全チップの除外のための試験時間の短縮によ
るコストダウンを達成する半導体装置の製造方法とそれ
に用いるホトマスクを提供することを目的とするもので
ある。
【００１１】
【課題を解決するための手段】本発明に係る第１の半導
体装置の製造方法は、ホトマスクを用いて露光を行い、
ウェーハ上に半導体チップの集合パターンを形成する製
造工程において、ホトマスクに形成されたチップパター
ンのチップ領域の一部がチップへの露光によってウェー
ハの周辺と交叉して形成される不完全チップ領域を除く
有効チップ領域内にのみチップパターンを有するホトマ
スクを少くとも１枚以上用いて露光・焼付けを行うもの
である。
【００１２】また、本発明に係るホトマスクは、集積回
路の製造工程中のホトマスクを用いた露光工程において
使用され、ホトマスクに形成された半導体チップパター
ンの一部が露光によってウェーハの周辺と交叉して形成
される不完全チップ領域を除く有効チップ領域に相当す
る半導体チップ用のマスクパターンを有するものである
。
【００１３】さらに、本発明に係る第２の半導体装置の
製造方法は、レチクルを用いて露光を行い、ウェーハ上
に半導体チップの集合パターン形成する製造工程におい
て、レチクルに形成された拡大チップパターンのチップ
領域の一部がウェーハへのステッパ露光によってウェー
ハの周辺と交叉して形成される不完全チップ領域を除く
ウェーハの有効チップ領域のみにステッパ露光を行うも
のである。
【００１４】
【作用】本発明においては、まず、ホトマスクによる露
光工程で、ホトマスクに形成された半導体チップパター
ンの一部が露光によってウェーハの周辺と交叉して形成
される不完全チップ領域を除く有効チップのマスクパタ
ーンのみを有するホトマスクを少くとも１枚用いて射影
露光を行うから、ウェーハの外周領域に外形不完全及び
機能不完全チップを形成することなく有効チップのみの
配列が得られる。また、このようなホトマスクは全工程
中でたとえば所定のホトマスクを１枚だけ用いるだけで
も、他のホトマスクがすべて従来通りのものであったと
しても、最終的に得られるウェーハ外周部の半導体チッ
プは機能不完全となり、電気的に識別することが可能と
なる。
【００１５】さらに、レチクルを用いて行う半導体チッ
プの製造工程では、レチクルに形成された拡大チップパ
ターンのチップ領域の一部がステッパ露光によってウェ
ーハの周辺と交叉して形成される不完全チップ領域を除
くように露光を行うから、ホトマスクの場合と同様に、
外形及び機能の不完全チップは形成されることなく、有
効チップのみの配列が達成される。
【００１６】
【実施例】以下、本発明を実施例に基づいて詳細に説明
する。
【００１７】実施例１；図１は本発明による半導体装置
の製造方法の一実施例で用いたホトマスクのマスクパタ
ーンを示す模式平面図である。図１に示したホトマスク
１０は全製造工程で使用した複数枚のホトマスクのうち
１枚のホトマスクであり、使用した複数枚のホトマスク
の残枚数分（図示せず）のチップ配列は、図５の従来例
ホトマスク１と同様な全体が四角形状の格子状パターン
８を有するものである。図１の格子状パターン８０の形
状は、例えば図５に示すような従来のホトマスク１を用
いてウェーハ３上に射影したときに図４に示したような
ウェーハ３の周辺とマスクパターン２の一部が交叉して
生ずる不完全半導体チップ５が発生しないような形とし
たものである。
【００１８】図２は図１の実施例に示すホトマスク１０
を用いて形成したウェーハ３上の有効チップ配列を示す
模式平面図である。このようにウェーハ３の面取り部を
含めた外周領域に有効チップを配列しないようにするこ
とにより、不完全半導体チップ５のような外形不完全及
び機能不完全チップが形成されない。
【００１９】このようにして形成されたウェーハ３上の
チップの製造工程が終了した後の各々の半導体チップ４
の電気的特性・機能の良否を測定し、不良チップには次
工程以降での選別の為のマーキングを実施するが、この
電気的特性・機能の合否測定時に、ウェーハ３の外周部
のチップは必ず不良と判定されマーキングされる。即ち
、図１に示すホトマスク１０上のチップ配列以外のウェ
ーハ３上に形成された全てのチップは、不良と判定され
、結果として、図２にしめされるように、ウェーハ３上
に製造された半導体チップ２の有効チップの配列がなさ
れた。
【００２０】この後に、マーキングされた不良チップを
除いた良品チップのみを拾い出し、その後外形不良チッ
プの選別及び保護膜の欠陥等の除外作業を実施するが、
この際の外形不良選別は不要となった。
【００２１】また、各々のチップの電気的特性・機能の
良否を測定する場合にも、機能不完全チップが製造工程
で配列されていないために、ある程度の試験項目の削除
が可能となり試験時間の短縮が達成された。
【００２２】なお、本実施例によると、図１に示すよう
なホトマスクは、ウェル形成用ホトマスク、電極取出し
用ホトマスクを用いると電気的に判別が可能となる。ま
た、ゲート電極用ホトマスク、配線用ホトマスク、配線
結線用ホトマスク等を用いると目視外観でも判別可能と
なり、より都合がよい。
【００２３】また、本実施例によれば半導体チップの短
辺が５ミリメートル以下の比較的小さな半導体チップに
おいてより効果が大きく表われる。
【００２４】実施例２；本実施例では、従来のレチクル
を用いて露光を行い、実施例１と同様な半導体チップを
形成する製造方法について説明する。
【００２５】図３は本発明による半導体装置の製造方法
のもう１つの実施例で得られたウェーハ上のチップパタ
ーンを示す模式平面図である。最終パターンの形成は、
所定の種々の工程を経て行われるが、投影露光は図６の
従来例で示したレチクル６を用いた。
【００２６】レチクル６の拡大集合パターン７を露光単
位としてステッパ露光を行い、ウェーハ３上に集合チッ
プパターン４０を焼付けた。７０は拡大集合パターン７
に対応する縮小集合パターンであるが、当然実寸法の半
導体チップ４からなるものである。
【００２７】本発明の製造方法による投影露光では、縮
小集合パターン７０の一部がウェーハ３と交叉する場合
を除外して行うようになっているので、有効チップすな
わち半導体チップ４のみからなる集合チップパターン４
０を形成している。
【００２８】このような露光方法により、従来の方法で
生じていた不完全半導体チップ５（図４参照）の形成を
避けることができ、有効チップのみからなる集合チップ
パターン４０をウェーハ３上に形成することができる。
【００２９】この場合、露光単位として例えばチップ数
４個の拡大集合パターン７で投影露光するので、実施例
１の場合のようにウェーハ３の外周領域での半導体チッ
プが形成されないデッドスペースが若干大きくなるが、
形成方法の簡素化が達成できるという利点がある。また
、縮小露光によらなければならないプロセスにおいては
、この形成方式が本発明の目的達成に対して特に有効で
ある。
【００３０】
【発明の効果】以上のように本発明によれば、半導体装
置の製造に用いる複数枚のホトマスクのうちの１枚以上
の有効チップ配列をウェーハ（半導体基板）の外周領域
に外形不完全及び機能不完全チップを形成しないような
チップ配列とし、これを用いた製造方法を提供したこと
により、外形不完全チップの選別工数の減少及び機能不
完全チップの除外の為の試験時間の短縮が可能となり、
従って、コストダウン及び品質向上が達成された。
【００３１】また、上記の半導体チップの形成方法をレ
チクルを用いた投影露光方式にも適用できることを示し
たので、提供した半導体装置のこの方式による製造方法
は、ホトマスクの場合と同様の効果を得ることができる
。
【図面の簡単な説明】
【図１】本発明によるホトマスクのマスクパターンの一
例を示す平面図である。
【図２】図１の実施例ホトマスクを用いて形成したウェ
ーハ上の有効チップ配列を示す平面図である。
【図３】本発明の他の実施例によるレチクルを用いた製
造方法で得られた有効チップ配列を示す平面図である。
【図４】従来の製造方法により形成されたウェーハ上の
チップ配列を示す平面図である。
【図５】従来のマスクパターンを有するホトマスクの平
面図である。
【図６】従来の拡大マスクパターンを有するレチクルの
平面図である。
【図７】外径不完全チップの模式平面図である。
【図８】図７のＡ−Ａ線に沿う断面図である。
【符号の説明】
１　　ホトマスク ２　　マスクパターン ３　　ウェーハ ４　　半導体チップ ５　　不完全半導体チップ ６　　レチクル ７　　拡大集合パターン ８　　格子状パターン ９　　面取り部 １０　　ホトマスク ２０　　拡大マスクパターン ４０　　集合チップパターン ７０　　縮小集合パターン ８０　　格子状パターン

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　所定の工程でホトマスクを用いて露光
    を行い、半導体ウェーハ上に半導体チップの集合パター
    ンを形成する半導体装置の製造方法において、前記ホト
    マスクに形成されたチップパターンのチップ領域の一部
    が前記半導体チップへの露光によって前記半導体ウェー
    ハの周辺と交叉して形成される不完全チップ領域を除く
    有効チップ領域内にのみ前記チップパターンを有する前
    記ホトマスクを少くとも１枚以上用いて露光・焼付けを
    行うことを特徴とする半導体装置の製造方法。
  2. 【請求項２】　　集積回路の製造工程中のホトマスクを
    用いた露光工程において使用するホトマスクであって、
    該ホトマスクに形成された半導体チップパターンの一部
    が露光によって半導体ウェーハの周辺と交叉して形成さ
    れる不完全チップ領域を除く有効チップ領域にのみ相当
    する前記半導体チップ用のマスクパターンを有すること
    を特徴とするホトマスク。
  3. 【請求項３】　　所定の工程でレチクルを用いて露光を
    行い、半導体ウェーハ上に半導体チップの集合パターン
    を形成する半導体装置の製造方法において、前記レチク
    ルに形成された拡大チップパターンのチップ領域の一部
    が前記半導体ウェーハへのステッパ露光によって該半導
    体ウェーハの周辺と交叉して形成される不完全チップ領
    域を除く前記半導体ウェーハの有効チップ領域にのみス
    テッパ露光を行うことを特徴とする半導体装置の製造方
    法。
JP3141774A 1990-07-26 1991-06-13 半導体装置の製造方法 Pending JPH04229613A (ja)

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JP33169690 1990-11-29
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