JPH04225684A - ディスパーサル除去回路 - Google Patents

ディスパーサル除去回路

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Publication number
JPH04225684A
JPH04225684A JP2407784A JP40778490A JPH04225684A JP H04225684 A JPH04225684 A JP H04225684A JP 2407784 A JP2407784 A JP 2407784A JP 40778490 A JP40778490 A JP 40778490A JP H04225684 A JPH04225684 A JP H04225684A
Authority
JP
Japan
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video signal
level
dispersal
period
clamping
Prior art date
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Pending
Application number
JP2407784A
Other languages
English (en)
Inventor
Akihiro Mochida
明宏 持田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba AVE Co Ltd
Original Assignee
Toshiba Corp
Toshiba AVE Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】[発明の目的]
【産業上の利用分野】本発明は衛星放送受信機に使用さ
れるディスパーサル除去回路に関し、特に、ノイズによ
る誤動作を防止すると共に、出力映像信号のサグを低減
するようにしたディスパーサル除去回路に関する。
【0002】
【従来の技術】従来、衛星を利用した画像伝送において
は、映像信号は周波数変調されて伝送される。映像信号
を周波数変調して伝送すると、伝送帯域中の所定位置に
エネルギが集中する。これを防止するために、映像信号
のフィールド周波数の1/4又は1/2の周波数の三角
波(ディスパーサル)を映像信号に重畳して伝送し、受
信側でこのディスパーサルを除去するようになっている
【0003】図4は従来のディスパーサル除去回路を示
す回路図である。入力端子1にはディスパーサルが重畳
された映像信号が入力される。入力端子1と出力端子2
との間にはコンデンサ3が接続されており、出力端子2
と基準電位点との間にはクランプダイオード4及び定電
圧源5の直列回路と、抵抗6とが並列に接続されている
【0004】図5は上記入力端子1に入力される映像信
号を示す波形図であり、 フィールド周期の4倍の周期
の三角波ディスパーサルが重畳されている。図6及び図
7は夫々図5に示す第1,2フィールド及び第3,4フ
ィールドの時間軸を拡大して示す波形図である。
【0005】第1,2フィールドの期間において図6に
示す同期信号7が入力端子1に導入され、その同期信号
先端レベルにより、クランプダイオード4が導通すると
する。そうすると、コンデンサ3は極めて短い時間で充
電される。コンデンサ3が充電されてその端子電圧Vc
 が上昇すると、クランプダイオード4は非導通状態と
なる。ダイオード4が非導通状態の間にコンデンサ3に
蓄積された電荷は抵抗6を通して放電する。コンデンサ
3の端子電圧Vc は次の同期信号8が導入されるまで
に放電によりΔVc だけ低下する。このΔVc が図
6に示す同期先端のレベル差ΔV1 よりも大きくなる
ように、コンデンサ3と抵抗6との放電時定数を選べば
、次の同期信号8が入力端子1に導入されると、再度ダ
イオード4が導通状態となる。これを繰返すことにより
、第1,2フィールドにおける同期信号の先端レベルは
ダイオード4によりクランプされて一定レベルとなる。
【0006】一方、第3,4フィールドの期間において
は、図7に示す同期信号9のレベルでダイオード4が導
通状態となったとすると、第1,2フィールド期間と同
様に、コンデンサ3は短時間で充電され、次いで、ダイ
オード4は非導通状態となる。同期信号10はその直流
レベルが同期信号9よりも低いから、同期信号10が入
力端子1に導入されると、ダイオード4は導通状態とな
る。 このように、全ての同期信号の先端レベルがダイオード
4によりクランプされて、ディスパーサルが除去される
【0007】しかしながら、従来のディスパーサル除去
回路においては、映像信号の第3,4フィールドの期間
においては、図7に示すように同期先端レベルがΔV1
 ずつ低下すると共に、放電によってコンデンサ3の端
子電圧もΔVc だけ低下している。このため、出力映
像信号には、変化量が(ΔV1+Vc )のサグが現れ
てしまうという問題があった。
【0008】また、比較的大きなノイズが混入した場合
には、出力映像信号の直流レベルが大きく変動してしま
うという問題もあった。図8はこの問題点を説明するた
めの波形図であり、図8(a)はノイズが混入した入力
映像信号を示し、図8(b)は出力端子2に現れる出力
映像信号を示している。
【0009】図8(a)に示すように、同期先端レベル
を越えるノイズが混入すると、このノイズによってクラ
ンプダイオード4が導通する。すなわち、映像信号はノ
イズの先端レベルでクランプされ、図8(b)に示すよ
うに、ノイズのレベルに応じて入力された映像信号の直
流レベルが変動してしまう。
【0010】
【発明が解決しようとする課題】このように、上述した
従来のディスパーサル除去回路においては、 出力映像
信号にサグが発生し、また、比較的振幅が大きいノイズ
が混入すると出力映像信号の直流レベルが変動するとい
う問題点があった。
【0011】本発明はかかる問題点に鑑みてなされたも
のであって、出力映像信号のサグを低減すると共に、出
力映像信号の直流レベルの変動を防止することができる
ディスパーサル除去回路を提供することを目的とする。
【0012】[発明の構成]
【課題を解決するための手段】本発明に係るディスパー
サル除去回路は、ディスパーサルが重畳された映像信号
が入力される入力端子と前記ディスパーサルが除去され
た映像信号が出力される出力端子との間に接続される容
量性結合素子と、前記出力端子に現れる映像信号の同期
信号レベルを所定値にクランプするクランプ手段と、こ
のクランプ手段を前記映像信号の同期信号期間にのみ動
作させる制御手段とを具備したものである。
【0013】
【作用】本発明において、制御手段は入力される映像信
号の同期信号期間にのみクランプ手段を動作させる。ク
ランプ手段は同期信号期間にのみ出力端子に現れる映像
信号の同期先端レベルを所定電位にクランプする。同期
先端のみをクランプすることによって、大振幅のノイズ
が混入した場合でも出力映像信号の直流レベルが変動す
ることを防止している。また、クランプ動作は容量性結
合素子の影響を受けることがなく、容量性結合素子とし
て比較的大容量のものを採用することができ、これによ
り、出力映像信号のサグを低減するようにしている。
【0014】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図1は本発明に係るディスパーサル除去回
路の一実施例を示すブロック図である。
【0015】入力端子16にはディスパーサルが重畳さ
れた映像信号が入力される。入力端子16と出力端子2
1との間には容量性結合素子17が接続されており、出
力端子21と基準電位点との間には、インピーダンス素
子18及び電流スイッチ回路22の直列回路と負荷20
とが並列接続されている。
【0016】出力端子21と電源端子12との間にはク
ランプ手段としてのクランプ用スイッチング素子14と
電流スイッチ回路13とが直列に接続されている。クラ
ンプ用スイッチング素子14はバイアス回路15から所
定のバイアスが与えられており、出力端子21のレベル
をバイアス回路15に基づくレベルにクランプする。端
子11,19には水平同期信号期間に発生するクランプ
パルスが与えられる。 端子11,19を介して入力されるクランプパルスは夫
々電流スイッチ回路13,22に与えられる。クランプ
手段の動作を制御する制御手段としての電流スイッチ回
路13,22は、クランプパルスのタイミングでオンす
るようになっている。
【0017】次に、このように構成された実施例の動作
を説明する。
【0018】入力端子16にはディスパーサルが重畳さ
れた映像信号が入力される。端子11,19にはこの入
力映像信号の水平同期信号の期間に発生するクランプパ
ルスが入力される。クランプパルスによって、電流スイ
ッチ回路13,22は導通状態となり、電源端子12か
ら電流スイッチ回路13、クランプ用スイッチング素子
14、インピーダンス素子18及び電流スイッチ回路2
2を介して基準電位点に電流が流れる。
【0019】これにより、クランプ用スイッチング素子
14はクランプ動作を開始し、インピーダンス素子18
との接続点にバイアス回路15に基づく電圧を発生する
。すなわち、出力端子21は水平同期信号の先端レベル
に拘らず、強制的にクランプ用スイッチング素子14が
発生する所定電圧に設定される。同期信号期間以外の期
間には、クランプパルスは端子11,19に入力されず
、電流スイッチ回路13,22は非導通状態となる。こ
のため、この期間にはクランプ用スイッチング素子14
は動作しない。
【0020】クランプ用スイッチング素子14によるク
ランプ動作は、容量性結合素子17の充放電時定数に影
響されないことから、容量性結合素子17としては容量
値が比較的を大きなものを採用することができる。した
がって、容量性結合素子17の端子電圧の変化は比較的
小さい。すなわち、入力映像信号は同期信号期間にクラ
ンプ用スイッチング素子14によって所定値にクランプ
され、他の期間には同期信号期間の直流レベルが殆ど変
化することなく出力端子21に出力される。
【0021】このように、本実施例においては、クラン
プ用スイッチング素子14によって、同期信号の先端レ
ベルを所定電圧にクランプしており、入力映像信号の同
期先端レベルに拘らず確実なディスパーサル除去が可能
である。また、容量性結合素子17の容量値を大きく設
定することができるので、出力映像信号のサグを著しく
低減することができる。更に、クランプ動作のタイミン
グはクランプパルスによって決定されることから、大振
幅のノイズが入力映像信号に混入している場合でも、こ
のノイズによるクランプ動作が行われることはなく、出
力映像信号の直流レベルが変動することはない。
【0022】図2は本発明に係るディスパーサル除去回
路の具体的構成を示す回路図である。
【0023】入力端子29にはディスパーサルが重畳さ
れた映像信号が入力される。入力端子29と出力端子3
5との間には容量性結合素子としてのコンデンサ28が
接続されている。出力端子35と基準電位点との間には
インピーダンス素子としての抵抗31と電流スイッチ回
路としてのトランジスタ33のコレクタ・エミッタ路が
直列接続されており、トランジスタ33のベースには端
子32を介してクランプパルスBが供給されるようにな
っている。また、出力端子35は負荷としての抵抗34
を介して基準電位点に接続されている。
【0024】出力端子35はクランプ用スイッチング素
子としてのトランジスタ27のエミッタにも接続されて
おり、トランジスタ27のコレクタは電流スイッチ回路
としてのトランジスタ25のコレクタに接続されている
。電源端子23と基準電位点との間にはバイアス回路と
しての抵抗26,30が接続されており、抵抗26,3
0の接続点に発生する電圧はトランジスタ27のベース
に供給される。トランジスタ25のエミッタは電源端子
23に接続され、ベースには端子24からクランプパル
スAが供給されている。トランジスタ25,33は夫々
クランプパルスA,Bのタイミングでオンとなって電源
電圧をトランジスタ27のコレクタに供給する。
【0025】次に、このように構成された実施例の動作
を図3のタイミングチャートを参照して説明する。図3
(a)は入力端子29に入力される映像信号の一部を示
し、図3(b)は端子24に与えるクランプパルスAを
示し、図3(c)は端子32に与えるクランプパルスB
を示している。
【0026】入力端子29には、ディスパーサルが重畳
された映像信号(図3 (a))が導入される。端子2
4,32には夫々図3(b),(c)に示すクランプパ
ルスA,Bが入力される。クランプパルスBは水平同期
信号期間内にのみハイレベル(以下、“H”という)と
なり、クランプパルスAはクランプパルスBの“H”期
間を含む所定期間にローレベル(以下、“L”という)
となる。クランプパルスAの“L”期間にトランジスタ
25はオンとなり、クランプパルスBの“H”期間にト
ランジスタ33はオンとなる。なお、これらのクランプ
パルスA,Bは一般的な同期分離回路を使用して容易に
発生させることができる。
【0027】トランジスタ25,33がオン状態となっ
ている場合には、トランジスタ27はエミッタフォロワ
として動作する。この場合には、トランジスタ27のエ
ミッタ電位は抵抗26,30によるバイアス電位によっ
て決定され、出力端子35に現れる同期信号の先端レベ
ルはこのバイアス電位に基づくものとなる。
【0028】一方、同期信号期間以外の期間には、トラ
ンジスタ25,33はオフ状態であり、トランジスタ2
7のコレクタ・エミッタ路には電流は流れない。この場
合には、トランジスタ27のベース・エミッタ接合はダ
イオードとして作用する。この期間は走査期間であり、
トランジスタ27のエミッタ電位は通常の同期先端レベ
ルよりも高い。したがって、トランジスタ27のベース
・エミッタ接合によるダイオードは非導通状態であり、
入力映像信号はコンデンサ28を介してそのまま出力端
子35に出力される。
【0029】いま、同期信号期間以外の期間において、
同期先端レベルより大きな振幅のノイズが入力映像信号
に混入するものとする。この場合には、トランジスタ2
7のベース・エミッタ接合によるダイオードは導通状態
となる。しかし、抵抗26,30によるバイアス回路を
高インピーダンスに設定すると共に、コンデンサ28の
容量を大きく設定すれば、クランプ動作は行われない。 なお、抵抗26,30及びコンデンサ28をこのように
設定しても、同期期間におけるクランプ動作に悪影響を
与えることはない。
【0030】ところで、クランプパルスAは同期信号期
間以外の期間においても“L”となってしまうことがあ
る。この理由から、必ず同期信号期間内に発生する狭幅
のクランプパルスBを採用している。したがって、図3
(b),(c)に示すように、クランプパルスA,Bが
いずれも“L”となる期間が存在する。この期間には、
トランジスタ25はオンとなり、トランジスタ33はオ
フとなる。この期間のうち同期信号期間には、トランジ
スタ27及びコンデンサ28によってクランプ動作が行
われる。 この場合には、コンデンサ28の容量が比較的大きく設
定されていることから、クランプ動作の効果は比較的小
さい。
【0031】一方、クランプパルスA,Bがいずれも“
L”の期間であって、且つ同期信号期間以外の期間には
、入力映像信号の電位が同期先端レベルよりも高いので
、トランジスタ27は非導通状態となりクランプ動作は
行われない。また、この期間に大振幅のノイズが入力映
像信号に混入しても、前述したように、クランプ動作の
効果は比較的小さいので、このノイズによるクランプ動
作によって発生する出力映像信号の直流レベルの変動量
は極めて小さい。
【0032】このように、入力映像信号の水平同期信号
のタイミングで発生するクランプパルスによってトラン
ジスタ25,33をオン,オフさせ、トランジスタ27
を同期信号期間にエミッタフォロワとして動作させるこ
とにより、同期先端レベルを一定の電位にクランプして
いる。 したがって、同期期間以外の期間に大振幅のノイズが混
入してもクランプ動作は行われず、出力映像信号の直流
レベルが変動することはない。また、コンデンサ28の
容量を大きく設定することができるので、出力端子35
に現れる映像信号にサグが発生することを防止すること
ができる。
【0033】
【発明の効果】以上説明したように本発明によれば、出
力映像信号のサグを低減すると共に、出力映像信号の直
流レベルの変動を防止することができるという効果を有
する。
【図面の簡単な説明】 【図1】本発明に係るディスパーサル除去回路の一実施
例を示すブロック図。 【図2】本発明に係るディスパーサル除去回路の具体的
構成を示す回路図。  【図3】実施例の動作を説明するためのタイミングチャ
ート。 【図4】従来のディスパーサル除去回路を示す回路図。 【図5】ディスパーサルが重畳された映像信号を示す波
形図。 【図6】図5に示す映像信号の第1,2フィールドの時
間軸を拡大して示す波形図。 【図7】図5に示す映像信号の第3,4フィールドの時
間軸を拡大して示す波形図。 【図8】従来例の問題点を説明するための波形図。 【符号の説明】 13,22…電流スイッチ回路 14…クランプ用スイッチング素子 15…バイアス回路 16…入力端子 17…容量性結合素子 18…インピーダンス素子 21…出力端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  ディスパーサルが重畳された映像信号
    が入力される入力端子と前記ディスパーサルが除去され
    た映像信号が出力される出力端子との間に接続される容
    量性結合素子と、前記出力端子に現れる映像信号の同期
    信号レベルを所定値にクランプするクランプ手段と、こ
    のクランプ手段を前記映像信号の同期信号期間にのみ動
    作させる制御手段とを具備したことを特徴とするディス
    パーサル除去回路。
JP2407784A 1990-12-27 1990-12-27 ディスパーサル除去回路 Pending JPH04225684A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2407784A JPH04225684A (ja) 1990-12-27 1990-12-27 ディスパーサル除去回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2407784A JPH04225684A (ja) 1990-12-27 1990-12-27 ディスパーサル除去回路

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JPH04225684A true JPH04225684A (ja) 1992-08-14

Family

ID=18517334

Family Applications (1)

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JP2407784A Pending JPH04225684A (ja) 1990-12-27 1990-12-27 ディスパーサル除去回路

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